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JPH0350414B2 - - Google Patents

Info

Publication number
JPH0350414B2
JPH0350414B2 JP60216586A JP21658685A JPH0350414B2 JP H0350414 B2 JPH0350414 B2 JP H0350414B2 JP 60216586 A JP60216586 A JP 60216586A JP 21658685 A JP21658685 A JP 21658685A JP H0350414 B2 JPH0350414 B2 JP H0350414B2
Authority
JP
Japan
Prior art keywords
film
sipos
semiconductor device
high voltage
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60216586A
Other languages
English (en)
Other versions
JPS6276673A (ja
Inventor
Yoshiaki Baba
Yutaka Etsuno
Tatsuo Akyama
Kazuo Tsuru
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP60216586A priority Critical patent/JPS6276673A/ja
Priority to US06/905,958 priority patent/US5031021A/en
Priority to EP86113342A priority patent/EP0217326B1/en
Priority to DE8686113342T priority patent/DE3672031D1/de
Publication of JPS6276673A publication Critical patent/JPS6276673A/ja
Publication of JPH0350414B2 publication Critical patent/JPH0350414B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/115—Resistive field plates, e.g. semi-insulating field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges

Landscapes

  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置、特にパワートランジスタ
のような高耐圧素子のパツシベーシヨン構造に関
する。
〔発明の技術的背景〕
プレナ構造のトランジスタで高耐圧（たとえば
1000V以上）を得るための構造として、(1)ベース
拡散層の周りにリング状の拡散層をベースと同時
に形成しておくガードリング構造と、(2)コレクタ
領域に等電位に設定される等電位リング
（EQPR；Eqni−Potencial Ring）領域の電極と
ベース電極との間を高抵抗の膜で接続し、この膜
に通電してベース領域から等電位リング領域との
間に傾斜電位を持たせるレジステイブ・フイール
ドプレート（Resistive Field Plate）構造とが
知られている。
これらの構造によれば、理想平面接合耐圧の８
〜９割の耐圧を得ることができる。
一方、パワートランジスタの安定化処理を行な
うためにパツシベーシヨン構造としてSiO2膜を
含む多層絶縁被膜が用いられてきた。しかし、上
記SiO2膜では前記基板より注入される電荷によ
るメモリ作用により基板側の電荷の誘起等の問題
が生じて、耐圧の低下、外部電荷の影響による信
頼性の悪化を招く。この問題を解決するために、
基板の接合表面を酸素がドープされた半絶縁物質
の多結晶シリコン膜（SIPOS膜）により直接に
被覆するように化学的蒸着法により堆積して高信
頼性のトランジスタを得ることが「IEEE
TRANSACTION ON ELECTRON
DEVICES，Vol.ED.23，No.８，AUGUST 1976，
TAKESHI MATSUSHITA他」により発表さ
れている。ここで、前記半絶縁物質の多結晶膜は
Semi−Insulating Polycrystalline Silicon
Films；SIPOS膜（ソニー社呼称）と呼ばれてい
る。
上記SIPOS膜の電気的な性質はアモルフアス
物質特有のバンド構造（CFOモデル）により決
定されており、特徴として次の３つの性質を有す
る。
(1) シールド効果 SIPOS膜は電気的にほぼ中性であり、半絶縁
性を示すので、シリコン基板、SIPOS膜、絶縁
膜が重なつた構造では、絶縁膜上に重荷が加わつ
た場合にSIPOS膜中でシールドされてしまい、
シリコン基板中には外部電荷による影響はなくな
る。
(2) ホツピング伝導 SIPOS膜中では、キヤリアは局存準位間のホ
ツピングにより伝わる。これは、基板の接合に逆
バイアスをかけたときにSIPOS膜中に注入され
るホツトキヤリアの解放を意味する。
(3) スイツチング効果 SIPOS膜の伝導率は膜中の電界強度により変
化し、電界強度が２〜３×105（Ｖ／cm）を越える
と伝導率が２〜６桁ほど変化（抵抗率の低下）し
てしまう。この変化は可逆的であり、通電方向と
同方向、垂直方向の電界の両方によりスイツチン
グが起こることが確認されている。
従来、高耐圧性および高信頼性を得るために、
ガードリング構造と前記SIPOS膜との組み合わ
せを有するパワートランジスタが提案されてお
り、その断面構造の一部を第５図に示している。
即ち、１はn-型の半導体基板、２は上記基板１
の裏面に形成されたn+拡散層からなるコレクタ
領域、３は基板表面の一部に形成されたp+拡散
層からなるベース領域、４は基板表面の一部に形
成されたn+拡散層からなるコレクタ等電位リン
グ（EQPR）領域、５は前記ベース領域３を囲ん
で基板表面に形成されたp+拡散層からなるガー
ドリング領域であり、これは通常はベース領域３
を囲んで三重に形成されるが、説明の簡単化のた
めに１個分のみ図示している。６は基板表面の接
合面表面を直接に覆うように堆積形成された
SIPOS膜、７はSIPOS膜６および基板表面を覆
うように形成された絶縁膜、８はベース領域３に
コンタクトするように形成された電極材（通常は
アルミニウム）、９は等電位リング領域４にコン
タクトするように形成された電極材（通常はアル
ミニウム）、１０は上記電極材８，９および前記
絶縁膜７の上を覆うように形成された最外部のパ
ツシベーシヨン膜である。
また、前記レジステイブ・フイールドプレート
構造のトランジスタの信頼性を高めることを目的
として、従来、第６図に示すようにフイールドプ
レート１１の材料として高抵抗のSIPOS膜を用
いたものが提案されている。即ち、基板１の接合
表面上に絶縁膜（SiO2膜）７が設けられ、この
絶縁膜７上にSIPOS膜１１が設けられ、この
SIPOS膜１１によつて電極材８，９相互が接続
されている。なお、第６図中、第５図と同一部分
には同一符号を付している。この構造のトランジ
スタは、前述したような三重のガードリングを有
するトランジスタに比べて、ガードリングを有さ
ない分だけチツプ面積が小さく、ガードリングの
拡散異常やガードリング相互間のピンホール等の
問題が生じないので歩留りが良い。
〔背景技術の問題点〕
第５図に示したガードリング構造および
SIPOS膜を有するトランジスタにおいては、外
部電荷のシールド効果および基板からのホツトキ
ヤリアの注入解放の２つの使命を担うべく、
SIPOS膜６の膜厚を1.0μm以上に厚くし、ドープ
される酸素の濃度を減少させる必要がある。しか
し、ガードリング領域の拡散のばらつきやCVD
処理条件に敏感なSIPOS膜６の組成の微妙な変
化によつて、SIPOS膜６がスイツチングを起こ
し易くなり、ブレークダウン近辺でリーク電流が
増加して逆バイアス波形がソフトになる。即ち、
第７図ａに示すコレクタ・ベース間電圧VCB対コ
レクタ・ベース間対電流ICB特性において、
SIPOS膜６のスイツチング特性が本来のブレー
クダウン特性に影響し、第７図ｂに示すようなソ
フト波形を有するブレークダウン特性になつてし
まう。このようなソフト波形のブレークダウン特
性を有するトランジスタは、バイアスＢ・温度Ｔ
ストレス試験で熱破壊されるので、信頼性の向上
が難しく、製造歩留りの向上が困難である。
一方、第６図に示したレジステイブ・フイール
ドプレート１１としてSIPOS膜を用いるトラン
ジスタにおいては、フイールドプレートの材料に
抵抗体（SIPOS膜）を用いるので、電極材８，
９相互間のリーク電流は増加するが、フイールド
プレート１１の電位傾斜がつくので基板表面の電
界は緩和され、SiO2膜７中へのホツトキヤリア
の注入も少なくなると考えられる。しかし、基板
１の接合表面上にSiO2膜７が設けられているの
で、SIPOS膜１１のホツトキヤリアの注入解放
による信頼性の向上は必らずしも十分には得られ
ない。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、
ガードリング構造を有するトランジスタにあつて
は基板からのホツトキヤリア注入に対して解放可
能であると共にブレークダウン特性の改善が可能
であり、レジステイブ・フイールドプレート構造
を有するトランジスタにあつてはフイールドプレ
ートの電位傾斜による基板表面の電界緩和に支障
をきたすことなく基板からのホツトキヤリアの注
入の解放が可能であり、信頼性の向上および歩留
りの向上を図り得る高耐圧半導体装置を提供する
ものである。
〔発明の概要〕
即ち、本発明の高耐圧半導体装置は、基板の接
合表面を直接に覆うように炭素、酸素、窒素のう
ち少なくとも１つを含む多結晶シリコン膜を100
Å以上、4500Å以下の厚さで被着してなることを
特徴とするものである。
したがつて、本発明をガードリング構造を有す
るパワートランジスタに適用した場合には、上記
多結晶シリコン膜は基板からのホツトキヤリア注
入を解放することが可能であり、スイツチングが
生じ難いのでブレークダウン特性の改善が可能で
あり、トランジスタの信頼性、歩留りの向上が可
能になる。
また、本発明をレジステイブ・フイールドプレ
ート構造を有するパワートランジスタに適用した
場合には、上記多結晶シリコン膜は基板からのホ
ツトキヤリア注入を解放することが可能であり、
フイールドプレートの電位傾斜をシールドしなく
なるので基板表面の電界緩和に対する支障は生じ
ることもなく、トランジスタの信頼性、歩留りの
向上が可能になる。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細
に説明する。
第１図に示すガードリング構造およびSIPOS
膜を有するパワートランジスタは、第５図を参照
して前述した従来のパワートランジスタに比べ
て、(1)SIPOS膜６′の膜厚が100Å以上、4500Å
以下、たとえば3000Åとなるように形成されてい
る点、(2)電極材８，９に接して終端するように
108〜1012Ω・cmの抵抗率を有する高抵抗膜１２
が形成され、電極材８，９の間が上記高抵抗膜１
２により通電している点が異なり、その他は同じ
であるので第５図中と同一符号を付している。
次に、上記トランジスタの製造工程の要部につ
いて説明する。SIPOS膜６′の形成に際しては、
たとえばプラズマCVD（化学蒸着）法により、
300℃でSiH4とN2Oとを反応させ、酸素濃度20
％、窒素濃度10％程度の組成を有するSIPOS膜
を基板接合表面上に直接に3000Å程度堆積する。
このCVD処理の前処理では、基板表面とSIPOS
膜６′との界面の低リーク化のため、処理最終段
階で希フツ酸デイツプ（HF dip）を行なう。次
に、上記SIPOS膜６′上にUDO（アンドープトオ
キサイド）等の絶縁膜１３を1.0μm程度積み増
す。この時点でアニールを行なうものとし、電気
炉の入口でウエハを10分間放置した後、電気炉内
で900℃、30分間、N2雰囲気中で行なう。この場
合、SIPOS膜６′を前記絶縁膜１３によりキヤツ
プした状態でアニール（CAPアニール）するこ
とで、前記CVD処理の前処理と相まつて基板表
面再結合速度を1000cm／秒以下にすることが可能
になり、低リーク化が可能になる。
次に、前記絶縁膜１３にベース領域３、コレク
タ等電位リング領域４に対するコンタクトホール
を形成し、電極材（アルミニウム）８，９を形成
する。次に、パツシベーシヨン膜である高抵抗膜
１２の形成に際しては、(1)プラズマCVD法ある
いは減圧CVD法によりSiH4とN2Oとを反応させ
てアモルフアスSiOを被着させ、あるいは(2)プラ
ズマCVD法によりSiH4とH2とを反応させてアモ
ルフアスSiを被着させ、あるいは(3)プラズマ
CVD法によりSiH4とC3H8とを反応させてアモル
フアスSiCを被着させ、あるいは(4)プラズマCVD
法によりSiH4とNH3とを反応させてSiNを被着
させる。この場合、反応ガスの流量を変化させ、
高抵抗膜１２の抵抗率が108〜1012Ω・cmとなる
ように制御する。
上記したガードリング構造およびSIPOS膜を
有する高耐圧パワートランジスタにおいては、第
２図に示すSIPOS膜厚をパラメータとする逆バ
イアス特性（リーク電流特性）における特性Ａの
ようにリークが少なく、VCB＝2000V程度までス
イツチングが起こらず、良好な逆バイアス波形
（ハード波形）が得られることが確認された。ま
た、特性ＢはSIPOS膜厚を0.1μm（100Å）とした
場合であり、特性Ａと同様な効果が得られること
が確認された。なお、参考のため、上記実施例に
おけるSIPOS膜厚を0.6μm、1.0μmと厚くした場
合における特性Ｃ，Ｄを示しており、この場合に
はリークが大きく、逆バイアス波形は良くない
（ソフト波形）ことが確認された。
なお、SIPOS膜厚が上記した特性Ａ，Ｂを示
す3000Å以下のように薄くなると、外部電荷に対
するシールド能力は殆んどなくなるが、その代わ
りに最外部のパツシベーシヨン膜を高抵抗膜１２
により形成して通電させるようにしているので、
このパツシベーシヨン膜上に加わつた外部電荷が
電極材８，９の方向に流れるようになり、基板１
に対してのシールド能力が得られる。
また、SIPOS膜６′のホツトキヤリア注入に対
する解放能力は、膜厚が前述した3000Å以下のよ
うに薄くなつても保証されることが確認されてい
る。ここで、上記したようなSIPOS膜厚が3000
Åのパワートランジスタのバイアス・温度ストレ
ス試験の結果を第３図に示している。
なお、SIPOS膜厚が4500Å以下、100Å以上で
上記実施例とほぼ同様の効果が得られる。
即ち、上述したようにガードリング構造および
SIPOS膜を有するパワートランジスタによれば、
ホツトキヤリア注入解放能力およびスイツチング
効果を考慮してSIPOS膜厚を100Å以上、4500Å
以下とし、最外部のパツシベーシヨン膜として高
抵抗膜をベース電極材、コレクタ等電位リング電
極材間に堆積形成して通電させることにより、
SIPOS膜のスイツチングによる逆バイアス特性
のソフト波形化を防ぎ、外部電荷に対してもホツ
トキヤリアの注入に対しても安定なパツシベーシ
ヨン構造を実現でき、信頼性および製造歩留りの
向上を図ることができる。
また、SIPOS膜の組成、堆積条件、アニール
条件の最適化を図ることにより基板表面の低リー
ク化が可能である。
また、上記実施例はバイポーラトランジスタを
示したが、パワーMOS（絶縁ゲート型）トランジ
スタにも上記実施例と同様なパツシベーシヨン構
造を適用可能である。この場合、ベース領域がソ
ース領域に対応し、コレクタ等電位リング領域が
ドレイン等電位リング領域に対応し、コレクタ領
域がドレイン領域に対応する。
また、上記実施例はプレナ構造のトランジスタ
を示したが、メサ構造のトランジスタにも上記実
施例に準じたパツシベーシヨン構造を採用可能で
ある。
また、第１図に示したパワートランジスタにお
いて、絶縁膜１３は必らずしも必要ではない。つ
まり、第８図に示すように、この部分に高抵抗膜
１２を形成し、最外部パツシベーシヨン膜１０と
して従来例と同様のものを形成するようにしても
よい。
また、SIPOS膜としては、炭素、酸素、窒素
のうち少なくとも１つを含む多結晶シリコン膜で
あればよい。
一方、第４図はレジステイブ・フイールドプレ
ート構造およびSIPOS膜を有するパワートラン
ジスタを示しており、第６図を参照して前述した
従来のパワートランジスタに比べて、(1)基板接合
表面を直接に覆うようにSIPOS膜（炭素、酸素、
窒素のうち少なくとも１つを含む多結晶シリコン
膜であればよい）６′を3000ű1500Åの膜厚と
なるように堆積形成している点、(2)上記SIPOS
膜６′を完全に覆うように絶縁膜１３を形成して
いる点、(3)最外部パツシベーシヨン膜兼用のフイ
ールドプレート１４として炭素、酸素、窒素のう
ち少なくとも１つを含む多結晶シリコン膜を用い
て電極材８，９相互を接続している点が異なり、
その他は同じであるので第６図中と同一符号を付
している。このフイールドプレート１４は、電極
材８，９に接して終端するように絶縁膜１３を覆
つて形成されている。
次に、上記トランジスタの製造工程の要部につ
いて説明する。SIPOS膜６′の形成に際しては、
たとえばプラズマCVD法により300℃で、SiH4と
N2Oとを反応させ、酸素濃度20％、窒素濃度10
％の組成を有するSIPOS膜を3000ű1500Å程
度基板接合表面上に直接に堆積する。次に、
SIPOS膜６′上にSIPOS膜６′を完全に覆うよう
にUDO等の絶縁膜１３を被着し、ベース領域３、
コレクタ等電位リング領域４に対するコンタクト
ホールを形成し、電極材（アルミニウム）８，９
を形成する。次に、フイールドプレート１４の形
成に際しては、(1)プラズマCVD法あるいは減圧
CVD法によりSiH4とN2Oとを反応させてアモル
フアスSiOを被着させ、あるいは(2)プラズマCVD
法によりSiH4とN2とを反応させてアモルフアス
Siを被着させ、あるいは(3)プラズマCVD法によ
りSiH4とC3H8とを反応させてアモルフアスSiC
を被着させ、あるいは(4)プラズマCVD法により
SiH4とNH3とを反応させてSiNを被着させる。
この場合、フイールドプレート１４として必要な
膜の抵抗率は107〜1010Ω・cmとされており、こ
の抵抗率は反応ガスの流量を変化させて制御す
る。なお、上記したような組成からなるフイール
ドプレート１４には、外部からの不純物の侵入に
対する阻止能力があることも知られている。
上記したレジステイブ・フイールドプレート構
造およびSIPOS膜を有する高耐圧パワートラン
ジスタにおいては、SIPOS膜厚が前述したよう
に3000ű1500Å程度に薄くてもホツトキヤリア
の注入に対する解放能力があることが確認されて
いる。また、上記したようにSIPOS膜厚が薄い
と、外部電荷に対するシールド能力は殆どなくな
るため、その代わりにフイールドプレート１４の
電位傾斜を利用して、基板表面の電界緩和に対す
る支障を取り除いている。
なお、SIPOS膜厚が4500Å以下、100Å以上で
上記実施例とほぼ同様の効果が得られる。
即ち、上述したようにレジステイブ・フイール
ドプレート構造およびSIPOS膜を有するパワー
トランジスタによれば、ホツトキヤリア注入解放
能力およびシールド効果を考慮して基板接合表面
上のSIPOS膜厚を100Å以上、4500Å以下とし、
その上を絶縁膜により覆い、さらにフイールドプ
レートにより覆うようにしているので、フイール
ドプレートの電位傾斜による効果を損なうことな
くホツトキヤリアの注入に対して安定のパツシベ
ーシヨン構造を実現でき、信頼性、製造歩留りの
向上を図ることができる。
〔発明の効果〕
上述したように本発明の高耐圧半導体装置によ
れば、基板接合表面を直接に覆うように形成され
る半絶縁物質の多結晶シリコン膜の膜厚を、ホツ
トキヤリア注入に対して解放能力を有するがシー
ルド効果およびスイツチング効果が生じない程度
に薄くしたものである。
したがつて、ガードリング構造を有する半導体
装置とかレジステイブ・フイールドプレート構造
を有する半導体装置に本発明を適用した場合に、
信頼性の向上および製造歩留りの向上を図ること
が可能になり、高信頼性の高耐圧性半導体装置を
実現できる。
【図面の簡単な説明】
第１図は本発明の高耐圧半導体装置の一実施例
に係るガードリング構造を有するパワートランジ
スタの一部を示す断面図、第２図は第１図のトラ
ンジスタにおけるSIPOS膜厚とリーク電流との
関係を示す特性図、第３図は第１図のトランジス
タにおいてSIPOS膜厚を0.3μmとした場合のバイ
アス温度安定性を示す特性図、第４図は本発明の
他の実施例に係るレジステイブ・フイールドプレ
ート構造を有するパワートランジスタの一部を示
す断面図、第５図および第６図はそれぞれ従来の
高耐圧パワートランジスタの一部を示す断面図、
第７図ａ，ｂは第５図のトランジスタにおけるブ
レークダウン特性、SIPOS膜のスイツチング特
性を示す特性図、第８図は本発明の高耐圧半導体
装置の他の実施例に係るガードリング構造を有す
るパワートランジスタの一部を示す断面図であ
る。 １……基板、２……コレクタ領域、３……ベー
ス領域、４……コレクタ等電位リング（EQPR）
領域、５……ガードリング領域、６′……SIPOS
膜、８，９……電極材（アルミニウム）、１２…
…高抵抗膜、１３……絶縁膜、１４……レジステ
イブ・フイールドプレート。

Claims (1)

  1. 【特許請求の範囲】 １ その膜厚が4500Å以下となるように、かつ半
    導体基板の接合表面を覆うように上記半導体基板
    上に直接に堆積形成される、炭素、酸素、窒素の
    うち少なくとも一つを含む半絶縁性の多結晶シリ
    コン膜と、 上記多結晶シリコン膜を覆うように形成される
    絶縁膜と、 上記絶縁膜に形成されるコンタクトホールを介
    して上記接合を形成する各半導体領域の表面に
    各々接続される接合取出用電極と、 上記接合取出用電極に接して終端するように上
    記絶縁膜上を覆つて形成される抵抗率108〜1012
    Ω・cmの高抵抗膜とを具備することを特徴とする
    高耐圧半導体装置。 ２ その膜厚が4500Å以下となるように、かつ半
    導体基板の接合表面を覆うように上記半導体基板
    上に直接に堆積形成される、炭素、酸素、窒素の
    うち少なくとも一つを含む半絶縁性の多結晶シリ
    コン膜と、 上記多結晶シリコン膜を覆うように形成される
    抵抗率108〜1012Ω・cmの高抵抗膜と、 上記高抵抗膜に形成されるコンタクトホールを
    介して上記接合を形成する各半導体領域の表面に
    各々接続される接合取出用電極とを具備すること
    を特徴とする高耐圧半導体装置。 ３ 上記半導体基板は、ガードリング領域を有す
    ることを特徴とする特許請求の範囲第１項又は第
    ２項記載の高耐圧半導体装置。 ４ 上記高抵抗膜及び上記接合取出用電極を覆う
    ようにパツシベーシヨン膜が形成されていること
    を特徴とする特許請求の範囲第２項記載の高耐圧
    半導体装置。 ５ 上記高抵抗膜は、レジステイブ・フイールド
    プレートを構成していることを特徴とする特許請
    求の範囲第１項又は第２項記載の高耐圧半導体装
    置。 ６ 上記レジステイブ・フイールドプレートは、
    炭素、酸素、窒素のうち少なくとも一つを含む多
    結晶シリコン膜からなることを特徴とする特許請
    求の範囲第５項記載の高耐圧半導体装置。
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