JP3296936B2 - 電力半導体素子 - Google Patents
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、１２００Ｖ以上の高耐
逆電圧及び高温定格用の少なくとも１個のｐｎ遷移域及
びプレーナ構造を有する電力半導体素子に関するもので
ある。
逆電圧及び高温定格用の少なくとも１個のｐｎ遷移域及
びプレーナ構造を有する電力半導体素子に関するもので
ある。
【０００２】
【従来の技術】高耐電圧半導体素子は、大電力の電気・
電子回路の発展に伴い、特に駆動技術の回路装置の新た
な創生に益々重要になっている。電力定格が大きくなる
のと並行して、半導体素子の高耐電圧も高度になるべき
である。安定度の要求と共に、高動作電圧及び高周波の
動作範囲についても当業者は新たな課題に直面してい
る。
電子回路の発展に伴い、特に駆動技術の回路装置の新た
な創生に益々重要になっている。電力定格が大きくなる
のと並行して、半導体素子の高耐電圧も高度になるべき
である。安定度の要求と共に、高動作電圧及び高周波の
動作範囲についても当業者は新たな課題に直面してい
る。
【０００３】Solid State Electronics, Vol.25, No.5,
pp.423-427,1982では、”電界制限リング電位リング
（Field limiting ring)”構造により、高耐電圧プレー
ナ層の達成の可能性に対する技術的な考察が行われてい
る。
pp.423-427,1982では、”電界制限リング電位リング
（Field limiting ring)”構造により、高耐電圧プレー
ナ層の達成の可能性に対する技術的な考察が行われてい
る。
【０００４】"IEEE, Vol.ed.26, No.7 von 1979"には、
電界効果電極によるプレーナ構造の酸化物層の強度の影
響について記載されている。この概略した従来技術は、
この分野での固有の動作に鑑みて、パラメータを改良す
るための多数の発想の基礎になっている。いずれの場合
にも、それぞれの新たな課題により従来技術を改良し、
別の知識が得られ、公開されている。
電界効果電極によるプレーナ構造の酸化物層の強度の影
響について記載されている。この概略した従来技術は、
この分野での固有の動作に鑑みて、パラメータを改良す
るための多数の発想の基礎になっている。いずれの場合
にも、それぞれの新たな課題により従来技術を改良し、
別の知識が得られ、公開されている。
【０００５】ドイツ特許第 3024939 号公報には、例え
ばサイリスタについて表面不活性化（Oberflaechenpass
ivierung）の特性の意味が詳細に説明されている。耐逆
電圧の劣化の発生が不活性化材料の不純物イオンに起因
するという認識は、メサー構造を有するサイリスタだけ
でなく、プレーナ構造に対しても同様に適用される。
ばサイリスタについて表面不活性化（Oberflaechenpass
ivierung）の特性の意味が詳細に説明されている。耐逆
電圧の劣化の発生が不活性化材料の不純物イオンに起因
するという認識は、メサー構造を有するサイリスタだけ
でなく、プレーナ構造に対しても同様に適用される。
【０００６】ドイツ特許第 3338718 号公報には、チャ
ネルストッパを特徴とし、また互に関連する所定の絶縁
値を有する少なくとも１つの別の絶縁層が、縁構造の絶
縁層に成層されているプレーナ半導体構造の耐電圧が記
載されている。
ネルストッパを特徴とし、また互に関連する所定の絶縁
値を有する少なくとも１つの別の絶縁層が、縁構造の絶
縁層に成層されているプレーナ半導体構造の耐電圧が記
載されている。
【０００７】ドイツ特許第 3542166 号公報には、ガラ
ス不活性化及び部分的なメサー構造を有する高電圧トラ
ンジスタを形成するための高価ではあるが非常に興味の
ある製造方法が記載されている。この方法は、他の類似
の目標機能を有する方法も、LTO、CVD、窒化物、TEOS 又は
SIPOS 層を形成するための不活性化方法だけを述べてお
り、製造上非常に高価で、製品が高コストになる。
ス不活性化及び部分的なメサー構造を有する高電圧トラ
ンジスタを形成するための高価ではあるが非常に興味の
ある製造方法が記載されている。この方法は、他の類似
の目標機能を有する方法も、LTO、CVD、窒化物、TEOS 又は
SIPOS 層を形成するための不活性化方法だけを述べてお
り、製造上非常に高価で、製品が高コストになる。
【０００８】チップの外側境界に電位リングを構成する
ことは、高耐電圧の非常に安定した半導体素子をもたら
す。これは、耐電圧を高くする素子の形成に際して他の
方法と並んで最近の文献にしばしば利用されている。既
述の文献の他に、課題が非常に近似するので、ドイツ特
許第 3721001 号公報及び欧州特許公開第 0485648 号公
報も挙げることができる。同様に、メサー構造、熱形成
された酸化物の全ての不活性化方法及び有機的な"Junct
ion coating"による不活性化は、従来技術に属する。
ことは、高耐電圧の非常に安定した半導体素子をもたら
す。これは、耐電圧を高くする素子の形成に際して他の
方法と並んで最近の文献にしばしば利用されている。既
述の文献の他に、課題が非常に近似するので、ドイツ特
許第 3721001 号公報及び欧州特許公開第 0485648 号公
報も挙げることができる。同様に、メサー構造、熱形成
された酸化物の全ての不活性化方法及び有機的な"Junct
ion coating"による不活性化は、従来技術に属する。
【０００９】
【発明が解決しようとする課題】本発明は、製造方法が
技術的に不可欠な他の製造過程及び方法に適合可能で、
かつ非常に経済的に有利に製造可能な高電力及び高耐逆
電圧用の半導体素子を形成することを課題にする。
技術的に不可欠な他の製造過程及び方法に適合可能で、
かつ非常に経済的に有利に製造可能な高電力及び高耐逆
電圧用の半導体素子を形成することを課題にする。
【００１０】
【課題を解決するための手段】この課題は、高電圧及び
高温定格用の、電位リング構造、少なくとも１個のｐｎ
−遷移域、及びプレーナ構造を有する電力半導体素子に
して、付加的にコーティングされただけのガラス不活性
化層を有する電力半導体素子において、熱的な酸化によ
ってケイ素表面から形成された酸化物層全てを平坦な素
子表面から除去した後に、前記付加構成されたガラス構
造全体が、ガラスを含むサスペンションのスピンオン並
びにスピンオンに引き続いての焼結によって形成されて
おり、且つ当該ガラス構造が境界縁にそれぞれ傾斜した
段部を所定のエッチング縁として有するようにフォトエ
ッチングマスク及びエッチング化学薬品を用いたガラス
エッチングにより構造化されており、当該境界縁上で、
重なる電界プレートがチップ内側領域において構成され
且つシールド電極がチップエッジ領域に構成されている
ことにより解決される。
高温定格用の、電位リング構造、少なくとも１個のｐｎ
−遷移域、及びプレーナ構造を有する電力半導体素子に
して、付加的にコーティングされただけのガラス不活性
化層を有する電力半導体素子において、熱的な酸化によ
ってケイ素表面から形成された酸化物層全てを平坦な素
子表面から除去した後に、前記付加構成されたガラス構
造全体が、ガラスを含むサスペンションのスピンオン並
びにスピンオンに引き続いての焼結によって形成されて
おり、且つ当該ガラス構造が境界縁にそれぞれ傾斜した
段部を所定のエッチング縁として有するようにフォトエ
ッチングマスク及びエッチング化学薬品を用いたガラス
エッチングにより構造化されており、当該境界縁上で、
重なる電界プレートがチップ内側領域において構成され
且つシールド電極がチップエッジ領域に構成されている
ことにより解決される。
【００１１】本発明はダイオードの例について説明する
が、従来技術を基に得られた認識が本発明の解決につな
がっている。実施例では、電力半導体回路装置の整流回
路におけるフライホイールダイオードとして採用される
電力ダイオードについて説明する。このようなダイオー
ドは、整流回路に採用されるトランジスタ回路にパラメ
ータ的に適合可能で、製造技術的には回路装置の製造の
技術過程に耐える必要がある。この高度な技術的な要請
は、経済的に実現されねばならない。このような電力ダ
イオードの必要なパラメータは、一方では従来技術に対
応した手段の使用により、他方では次に説明する本発明
の手段により達成される。
が、従来技術を基に得られた認識が本発明の解決につな
がっている。実施例では、電力半導体回路装置の整流回
路におけるフライホイールダイオードとして採用される
電力ダイオードについて説明する。このようなダイオー
ドは、整流回路に採用されるトランジスタ回路にパラメ
ータ的に適合可能で、製造技術的には回路装置の製造の
技術過程に耐える必要がある。この高度な技術的な要請
は、経済的に実現されねばならない。このような電力ダ
イオードの必要なパラメータは、一方では従来技術に対
応した手段の使用により、他方では次に説明する本発明
の手段により達成される。
【００１２】
【作用】付加構成されたガラス構造により、プレーナ構
造の全ての表面不活性化が行われ、高い逆耐電圧特性及
び高い動作温度での高い電圧安定度が得られる。
造の全ての表面不活性化が行われ、高い逆耐電圧特性及
び高い動作温度での高い電圧安定度が得られる。
【００１３】
【実施例】図１乃至図６を基に本発明のプレーナ構造の
ダイオードの製造過程を概略的に説明する。図１は本発
明の電力ダイオードの拡散後の断面図である。図２は、
拡散されたケイ素ディスクに対する、スピンオン技術に
よるガラスサスペンションの成層状態を示すもので、ガ
ラスは半導体技術で要求され、かつ従来技術で使用され
ているように、良好な絶縁特性を有する通常の鉛ケイ酸
塩ガラスである。図３はガラス層の焼結後のウエハの状
態を示すもので、サスペンションの焼結用処理パラメー
タは周知であり、最大密度が８７０℃の焼結温度で生じ
るガラスが使用される。図４はガラスの写真構成後の状
態を示すもので、使用されるフォトエッチングマスク及
びエッチング化学薬品は従来技術のもので、エッチング
過程で所定のエッチング縁を形成するようなガラスエッ
チングの使用を参考にするのが重要である。図５はアノ
ード側のその構成前の金属被覆（Metallisierung）の状
態を示すもので、アノード金属の選択は素子のさらに別
の処理に従い、例えば陽極側にボンドにより外側の接触
部を設ける場合、アルミニウムの蒸着が好ましい。図６
はカソード側をも金属被覆された素子の断面図を示すも
ので、素子の外側の接触部用にろう付け技術を使用する
際にはカソード側に従来技術に対応するろう付け可能な
接点を用いる。ここで、ガラス構造は、電位リング上に
おいて、金属被覆することにより電気力線作用を及ぼし
且つエッチングにより形成される開口部を有する。
ダイオードの製造過程を概略的に説明する。図１は本発
明の電力ダイオードの拡散後の断面図である。図２は、
拡散されたケイ素ディスクに対する、スピンオン技術に
よるガラスサスペンションの成層状態を示すもので、ガ
ラスは半導体技術で要求され、かつ従来技術で使用され
ているように、良好な絶縁特性を有する通常の鉛ケイ酸
塩ガラスである。図３はガラス層の焼結後のウエハの状
態を示すもので、サスペンションの焼結用処理パラメー
タは周知であり、最大密度が８７０℃の焼結温度で生じ
るガラスが使用される。図４はガラスの写真構成後の状
態を示すもので、使用されるフォトエッチングマスク及
びエッチング化学薬品は従来技術のもので、エッチング
過程で所定のエッチング縁を形成するようなガラスエッ
チングの使用を参考にするのが重要である。図５はアノ
ード側のその構成前の金属被覆（Metallisierung）の状
態を示すもので、アノード金属の選択は素子のさらに別
の処理に従い、例えば陽極側にボンドにより外側の接触
部を設ける場合、アルミニウムの蒸着が好ましい。図６
はカソード側をも金属被覆された素子の断面図を示すも
ので、素子の外側の接触部用にろう付け技術を使用する
際にはカソード側に従来技術に対応するろう付け可能な
接点を用いる。ここで、ガラス構造は、電位リング上に
おいて、金属被覆することにより電気力線作用を及ぼし
且つエッチングにより形成される開口部を有する。
【００１４】図６はダイオードの横断面の等尺によらな
い基本的な構成を示すもので、電力ダイオードの縁領域
の断面を示す。ダイオードの原材料は、５０及び１００
Ωｃｍ間の耐電圧条件に応じたグランドドーピング部
（２）を有し、ｎにドープされている。ダイオード特性
を改良するために、周知の方法により３Ｄ方法で陰極側
に追加的に負の電荷キャリア（１）が拡散されている。
い基本的な構成を示すもので、電力ダイオードの縁領域
の断面を示す。ダイオードの原材料は、５０及び１００
Ωｃｍ間の耐電圧条件に応じたグランドドーピング部
（２）を有し、ｎにドープされている。ダイオード特性
を改良するために、周知の方法により３Ｄ方法で陰極側
に追加的に負の電荷キャリア（１）が拡散されている。
【００１５】陽極ドーピング部（３）の形成のために、
拡散過程でｐの電位リング（３）の並列形成を可能にす
るフォトマスクが使用される。本発明の電力ダイオード
では、素子の切り離し後にダイオードの外側縁になる領
域にｎ++のストップ電極（４）が拡散される。
拡散過程でｐの電位リング（３）の並列形成を可能にす
るフォトマスクが使用される。本発明の電力ダイオード
では、素子の切り離し後にダイオードの外側縁になる領
域にｎ++のストップ電極（４）が拡散される。
【００１６】本発明による素子の高安定度は、前述の拡
散に続く不活性化により得られる。拡散中に熱的に膨張
する全ての酸化物は、エッチング技術により除去され、
表面が高度に純化される。
散に続く不活性化により得られる。拡散中に熱的に膨張
する全ての酸化物は、エッチング技術により除去され、
表面が高度に純化される。
【００１７】電位ポテンシャルリングの領域には、約１
２μｍの均一に形成された層厚のガラス状の高耐電圧の
絶縁層が構成される。エッチング技術により、シールド
電極（６）もしくは電界板（７）の下方に酸化物層が４
０°程度の角度で突出するように、所与の角度で付加構
成されたガラスの縁を形成することが可能である。
２μｍの均一に形成された層厚のガラス状の高耐電圧の
絶縁層が構成される。エッチング技術により、シールド
電極（６）もしくは電界板（７）の下方に酸化物層が４
０°程度の角度で突出するように、所与の角度で付加構
成されたガラスの縁を形成することが可能である。
【００１８】絶縁層の前述の規定のガラス層厚（５）
は、逆電圧の印加及び高動作温度（１５０℃の接合温
度）に際して、チップ周囲及びガラス絶縁層の下方にお
ける素子表面間のイオン変動を回避させる。これは、ポ
リイミド又は接合コーティングの成層に際して常に観察
される。
は、逆電圧の印加及び高動作温度（１５０℃の接合温
度）に際して、チップ周囲及びガラス絶縁層の下方にお
ける素子表面間のイオン変動を回避させる。これは、ポ
リイミド又は接合コーティングの成層に際して常に観察
される。
【００１９】電界板構造（７）とストップ電極（４、
６）との組み合せは、ケイ素表面での導電チャネルの形
成を防止する。図６において符号８は、素子裏面に形成
された金属被覆部を示す。金属被覆部８はろう付け可能
な金属（例えば銀）から成り、モジュールまたは回路を
組み立てる際に回路装置の適当な基部（例えば絶縁体の
銅層）にろう付けされる。
６）との組み合せは、ケイ素表面での導電チャネルの形
成を防止する。図６において符号８は、素子裏面に形成
された金属被覆部を示す。金属被覆部８はろう付け可能
な金属（例えば銀）から成り、モジュールまたは回路を
組み立てる際に回路装置の適当な基部（例えば絶縁体の
銅層）にろう付けされる。
【００２０】本発明のダイオードは、製造の単純化に加
えて別の顕著な特徴を有する。つまり、このタイオード
はさらにろう付け技術の処理を行う際に丈夫である。ま
た、絶縁特性を損なうことなく、キャリヤ寿命期間を設
定するために他の不純物拡散を行うこともできる。
えて別の顕著な特徴を有する。つまり、このタイオード
はさらにろう付け技術の処理を行う際に丈夫である。ま
た、絶縁特性を損なうことなく、キャリヤ寿命期間を設
定するために他の不純物拡散を行うこともできる。
【００２１】絶縁層は、電子照射又はヘリウム核の注入
のような照射の利用に対して制限なく適合する。充分に
高い耐逆電圧特性を達成するためのダイオードの例につ
いての技術は、一般的に同様な方法により１個以上のｐ
ｎ遷移域を有する素子にも適用される。
のような照射の利用に対して制限なく適合する。充分に
高い耐逆電圧特性を達成するためのダイオードの例につ
いての技術は、一般的に同様な方法により１個以上のｐ
ｎ遷移域を有する素子にも適用される。
【００２２】したがって、同様な方法でバイポーラトラ
ンジスタ、インセル、ゲート、バイポーラトランジスタ
又はMOSFETが、部分的に"Spin on" ガラス領域を伴って
製造され得る。
ンジスタ、インセル、ゲート、バイポーラトランジスタ
又はMOSFETが、部分的に"Spin on" ガラス領域を伴って
製造され得る。
【００２３】電位リング構造用の空間は、幾何学形状の
縮小に際して重要な意味を果たす。本発明のガラス不活
性化には、電極の成層はドイツ特許第 3338718 号公報
で符号（７）で示されているような電極の成層が適合す
る。本発明のガラスにこのように形成された電極は、そ
こに説明されているのと同じ作用を果たす。この電極
は、併せて図５に対応して金属被覆可能であり、続いて
図６に示すように構成可能である。
縮小に際して重要な意味を果たす。本発明のガラス不活
性化には、電極の成層はドイツ特許第 3338718 号公報
で符号（７）で示されているような電極の成層が適合す
る。本発明のガラスにこのように形成された電極は、そ
こに説明されているのと同じ作用を果たす。この電極
は、併せて図５に対応して金属被覆可能であり、続いて
図６に示すように構成可能である。
【００２４】
【発明の効果】以上、本発明によれば、経済的に有利に
製造可能な高電力・高耐逆電圧・高温下の高電圧安定度
用半導体素子が実現される。
製造可能な高電力・高耐逆電圧・高温下の高電圧安定度
用半導体素子が実現される。
【図１】本発明の電力ダイオードの拡散後の要素の断面
図である。
図である。
【図２】同電力ダイオードのスピンオン技術によるガラ
スサスペンションの成層状態を示す。
スサスペンションの成層状態を示す。
【図３】同電力ダイオードのガラス層の焼結後のウエハ
の状態を示す。
の状態を示す。
【図４】同電力ダイオードのガラスの写真構成後の状態
を示す。
を示す。
【図５】同電力ダイオードのアノード側のその構成前の
金属被覆部を示す。
金属被覆部を示す。
【図６】同電力ダイオードのカソード側をも金属被覆さ
れた状態の断面図を示す。
れた状態の断面図を示す。
３ 電位リング構造 ５ ガラス構造 ６ シールド電極 ７ 電界板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴェルナー ジッヒェルシュティール ドイツ連邦共和国 デー・90552 レー テンバッハ／ぺーグニツ フリードリヒ フォン フューラーシュトラーセ 11 (72)発明者 ハインツ・オーラフ ヘーネル ドイツ連邦共和国 デー・96152 ブル クハスラッハ リンデンヴェーク １ (56)参考文献 特開 昭58−151068（ＪＰ，Ａ) 特開 昭51−110272（ＪＰ，Ａ) 特開 昭55−6875（ＪＰ，Ａ) 特開 昭63−5575（ＪＰ，Ａ) 特開 昭63−5574（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/06 H01L 29/861
Claims (6)
- 【請求項１】 高電圧及び高温定格用の、電位リング構
造、少なくとも１個のｐｎ−遷移域、及びプレーナ構造
を有する電力半導体素子にして、付加的にコーティング
されただけのガラス不活性化層を有する電力半導体素子
において、 熱的な酸化によってケイ素表面から形成された酸化物層
全てを平坦な素子表面から除去した後に、前記付加構成
されたガラス構造（５）全体が、ガラスを含むサスペン
ションのスピンオン並びにスピンオンに引き続いての焼
結によって形成されており、且つ当該ガラス構造（５）
が境界縁にそれぞれ傾斜した段部を所定のエッチング縁
として有するようにフォトエッチングマスク及びエッチ
ング化学薬品を用いたガラスエッチングにより構造化さ
れており、当該境界縁上で、重なる電界プレート（７）
がチップ内側領域において構成され且つシールド電極
（６）がチップエッジ領域に構成されていることを特徴
とする電力半導体素子。 - 【請求項２】 ガラス構造（５）が鉛−ケイ酸塩ガラス
より形成されていることを特徴とする請求項１に記載の
電力半導体素子。 - 【請求項３】 ガラス構造（５）が境界縁に傾斜した段
部を所定のエッチング縁として有することを特徴とする
請求項２に記載の電力半導体素子。 - 【請求項４】 電力半導体素子が電位リング構造（３）
を有するダイオードであり、カソード側に、ガラス構造
（５）にその内側の傾斜領域で重なる電界プレート
（７）を有し、ガラス構造（５）の外側の段部を覆うシ
ールド電極（６）を所持することを特徴とする請求項３
に記載の電力半導体素子。 - 【請求項５】 ガラス構造（５）が、熱的に生成された
酸化物層の除去後に、拡散されたケイ素ディスクへスピ
ンオンされるサスペンションから生じるものであり、且
つ当該ガラス構造（５）が８７０℃での当該サスペンシ
ョンの焼結後にフォトエッチングマスク及びエッチング
化学薬品を用いたガラスエッチングにより形成されるこ
とを特徴とする請求項２に記載の電力半導体素子。 - 【請求項６】 ガラス構造（５）が、電位リング（３）
上において、金属被覆することにより電気力線作用を及
ぼし且つエッチングにより形成される開口部を有するこ
と特徴とする、請求項２に記載の電力半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4410354A DE4410354C2 (de) | 1994-03-25 | 1994-03-25 | Leistungshalbleiterbauelement |
| DE4410354:9 | 1994-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273309A JPH07273309A (ja) | 1995-10-20 |
| JP3296936B2 true JP3296936B2 (ja) | 2002-07-02 |
Family
ID=6513818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06296095A Expired - Fee Related JP3296936B2 (ja) | 1994-03-25 | 1995-03-22 | 電力半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3296936B2 (ja) |
| DE (1) | DE4410354C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19606983C2 (de) * | 1996-02-24 | 2000-01-20 | Semikron Elektronik Gmbh | Leistungshalbleiterbauelement mit planarem Aufbau |
| US6870201B1 (en) | 1997-11-03 | 2005-03-22 | Infineon Technologies Ag | High voltage resistant edge structure for semiconductor components |
| DE19837944A1 (de) | 1998-08-21 | 2000-02-24 | Asea Brown Boveri | Verfahren zur Fertigung eines Halbleiterbauelements |
| DE10022384B4 (de) * | 1998-11-09 | 2004-07-22 | Semikron Elektronik Gmbh | Verfahren zur Passivierung einer schnellen Leistungsdiode |
| DE19851461C2 (de) * | 1998-11-09 | 2003-07-31 | Semikron Elektronik Gmbh | Schnelle Leistungsdiode und Verfahren zu ihrer Passivierung |
| DE10047152B4 (de) * | 2000-09-22 | 2006-07-06 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Hochvolt-Diode und Verfahren zu deren Herstellung |
| DE102006013077A1 (de) * | 2006-03-22 | 2007-09-27 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleiterbauelement mit Sekundärpassivierungsschicht und zugehöriges Herstellungsverfahren |
| DE102006013076A1 (de) * | 2006-03-22 | 2007-09-27 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleiterbauelement mit Passivierungsschicht und zugehöriges Herstellungsverfahren |
| DE102009017732A1 (de) | 2009-04-11 | 2010-10-21 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleiterbauelement mit einer Randpassivierung und Verfahren zu dessen Herstellung |
| JP5510908B2 (ja) | 2010-02-26 | 2014-06-04 | 株式会社ピーアイ技術研究所 | 半導体装置用ポリイミド樹脂組成物並びにそれを用いた半導体装置中の膜形成方法及び半導体装置 |
| JP2012069594A (ja) | 2010-09-21 | 2012-04-05 | Pi R & D Co Ltd | 太陽電池内の絶縁膜形成用ポリイミド樹脂組成物及びそれを用いた太陽電池内の絶縁膜形成方法 |
| FR3049770B1 (fr) * | 2016-03-31 | 2018-07-27 | Stmicroelectronics (Tours) Sas | Composant de puissance vertical |
| US10211326B2 (en) | 2016-03-31 | 2019-02-19 | Stmicroelectronics (Tours) Sas | Vertical power component |
| FR3049769B1 (fr) * | 2016-03-31 | 2018-07-27 | Stmicroelectronics (Tours) Sas | Composant de puissance vertical |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4388635A (en) * | 1979-07-02 | 1983-06-14 | Hitachi, Ltd. | High breakdown voltage semiconductor device |
| JPS5976466A (ja) * | 1982-10-25 | 1984-05-01 | Mitsubishi Electric Corp | プレ−ナ形半導体装置 |
| DE3542166A1 (de) * | 1985-11-29 | 1987-06-04 | Telefunken Electronic Gmbh | Halbleiterbauelement |
| DE3721001A1 (de) * | 1987-06-25 | 1989-01-05 | Bosch Gmbh Robert | Hochsperrendes halbleiterbauelement |
| DE3832750A1 (de) * | 1988-09-27 | 1990-03-29 | Asea Brown Boveri | Leistungshalbleiterbauelement |
| DE3832731A1 (de) * | 1988-09-27 | 1990-03-29 | Asea Brown Boveri | Leistungshalbleiterdiode |
| EP0485648B1 (de) * | 1990-11-12 | 1995-05-24 | Siemens Aktiengesellschaft | Halbleiterbauelement für hohe Sperrspannung |
-
1994
- 1994-03-25 DE DE4410354A patent/DE4410354C2/de not_active Expired - Fee Related
-
1995
- 1995-03-22 JP JP06296095A patent/JP3296936B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4410354C2 (de) | 1996-02-15 |
| DE4410354A1 (de) | 1995-10-19 |
| JPH07273309A (ja) | 1995-10-20 |
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