JPH0341763A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPH0341763A JPH0341763A JP1177438A JP17743889A JPH0341763A JP H0341763 A JPH0341763 A JP H0341763A JP 1177438 A JP1177438 A JP 1177438A JP 17743889 A JP17743889 A JP 17743889A JP H0341763 A JPH0341763 A JP H0341763A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、相補型ＭＯ８半導体装置に関し、特に、ｎチ
ャネルＭＯ８）ランジスタ（以下、ｎＭ○Ｓという）が
いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄｌ
）ｒａｉｎ ）構造になされている相補型ＭＯＳ半導体
装置に関する。
ャネルＭＯ８）ランジスタ（以下、ｎＭ○Ｓという）が
いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄｌ
）ｒａｉｎ ）構造になされている相補型ＭＯＳ半導体
装置に関する。
［従来の技術］
この種従来の半導体装置は、第４図に示す諸工程を経て
製造されてきた。すなわち、 ■ ｎ型半導体基板１内にｐ型ウェル層２を形成し、基
板表面に素子を分離するためのフィールド酸化膜３を形
成する。
製造されてきた。すなわち、 ■ ｎ型半導体基板１内にｐ型ウェル層２を形成し、基
板表面に素子を分離するためのフィールド酸化膜３を形
成する。
■ ｎ型半導体基板１上にゲート酸化膜４を介してゲー
ト電極５ａ、５ｂを形成する。
ト電極５ａ、５ｂを形成する。
■ ｐチャネルＭ ＯＳ ｈランジスタ（以下、ｐＭＯ
８という）領域をレジスト１５で覆いリンをイオン注入
して第１のソース・ドレイン領域９ａを形成する［第４
図（ａ）］。
８という）領域をレジスト１５で覆いリンをイオン注入
して第１のソース・ドレイン領域９ａを形成する［第４
図（ａ）］。
■ レジスト１５を除去し、酸化膜の形成及び異方性Ｒ
Ｉ Ｅ （Ｒｅａｃｔｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ
）により、ゲート電ａｉ５ ａ、５ｂの側壁にそれぞれ
スペーサ６ａ、６ｂを形成する。
Ｉ Ｅ （Ｒｅａｃｔｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ
）により、ゲート電ａｉ５ ａ、５ｂの側壁にそれぞれ
スペーサ６ａ、６ｂを形成する。
■ ｐＭｏｓ領域をレジスト１６で覆い、砒素をイオン
注入して第２のソース・ドレイン領域９ｂを形成する［
第４図（ｂ）］ 。
注入して第２のソース・ドレイン領域９ｂを形成する［
第４図（ｂ）］ 。
■ レジスト１６を剥離した後、ｎ Ｍ ＯＳ領域をレ
ジスト１７で覆い、ボロンをイオン注入してソース・ド
レイン領域８を形成する［第４図（ｃ）］。
ジスト１７で覆い、ボロンをイオン注入してソース・ド
レイン領域８を形成する［第４図（ｃ）］。
これ以降は、レジスト１７を除去し通常用いられる工程
を経てＭＯＳ半導体装置を製造する。
を経てＭＯＳ半導体装置を製造する。
［発明が解決しようとする課題］
上述した従来の相補型ＭＯＳ半導体装置では、ｎＭＯ８
の第２のソース・ドレイン領域９ｂとｐＭＯＳのソース
・トレイン領域８とは、それぞれ同じ膜厚のスペーサ６
ａ、６ｂを有するゲート電極５ａ、５ｂをマスクとして
砒素あるいはボロンの注入により形成されている。しか
るに、砒素とボロンとでは、ボロンの拡散係数の方が砒
素のそれより１桁大きい。そのため、ボロンの方が横方
向へ大きく拡散するので、ｐＭＯｓ（ｔ［１で実効チャ
ネル長が短縮され、短チヤネル効果が顕著にあられれる
。したがって、従来の相補型ＭＯＳ半導体装置では、ｐ
ＭＯｓ側で微細化に対する制限を受け、高密度化が困難
であった。また、従来の半導体装置では、ｌ）ＭＯＳ側
でソース・ドレイン領域とゲート電極との重なり部分が
大きくなるので、寄生容量が増大し、トランジスタの動
作速度が低下した。
の第２のソース・ドレイン領域９ｂとｐＭＯＳのソース
・トレイン領域８とは、それぞれ同じ膜厚のスペーサ６
ａ、６ｂを有するゲート電極５ａ、５ｂをマスクとして
砒素あるいはボロンの注入により形成されている。しか
るに、砒素とボロンとでは、ボロンの拡散係数の方が砒
素のそれより１桁大きい。そのため、ボロンの方が横方
向へ大きく拡散するので、ｐＭＯｓ（ｔ［１で実効チャ
ネル長が短縮され、短チヤネル効果が顕著にあられれる
。したがって、従来の相補型ＭＯＳ半導体装置では、ｐ
ＭＯｓ側で微細化に対する制限を受け、高密度化が困難
であった。また、従来の半導体装置では、ｌ）ＭＯＳ側
でソース・ドレイン領域とゲート電極との重なり部分が
大きくなるので、寄生容量が増大し、トランジスタの動
作速度が低下した。
［課題を解決するための手段］
本発明の相補型ＭＯＳ半導体装置は、それぞれのゲート
電極の側壁に、ソース・ドレイン領域形成時にイオン注
入のマスクとなるスペーサを有するｎＭＯＳとｐＭＯＳ
とを具備する半導体装置であって、ｐＭＯｓのゲート電
極側壁のスペーサがｎ Ｍ ＯＳのゲート電極側壁のス
ペーサよりも厚く形成されている。
電極の側壁に、ソース・ドレイン領域形成時にイオン注
入のマスクとなるスペーサを有するｎＭＯＳとｐＭＯＳ
とを具備する半導体装置であって、ｐＭＯｓのゲート電
極側壁のスペーサがｎ Ｍ ＯＳのゲート電極側壁のス
ペーサよりも厚く形成されている。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の第１実施例を、示す断面図である。
同図に示されるようにｎ型半導体基板１の表面領域内に
はｎＭＯ９形戒領域となるｐ型ウェル層２が形成され、
基板１上には素子分離用のフィールド酸化膜３が形成さ
れている。半導体基板１上にはさらにゲート酸化膜４で
絶縁されてゲート電極５ａ、５ｂが形成されており、そ
して、ｎＭＯＳ領域のゲート電極５ａの側壁には第１の
スペーサ６が、また９ＭＯｓ領域のゲート電極５ｂの側
壁には第２のスペーサ７が形成されている。
はｎＭＯ９形戒領域となるｐ型ウェル層２が形成され、
基板１上には素子分離用のフィールド酸化膜３が形成さ
れている。半導体基板１上にはさらにゲート酸化膜４で
絶縁されてゲート電極５ａ、５ｂが形成されており、そ
して、ｎＭＯＳ領域のゲート電極５ａの側壁には第１の
スペーサ６が、また９ＭＯｓ領域のゲート電極５ｂの側
壁には第２のスペーサ７が形成されている。
第１図に図示されているように第２のスペーサ７の膜厚
は、第１のスペーサ６のそれより厚く形成されている。
は、第１のスペーサ６のそれより厚く形成されている。
半導体基板の表面領域内には、ｎＭＯ８領域においてＬ
ＤＤ構造を構成する第１のｎ型拡散層９ａと第２のｎ型
拡散層９ｂが、また、ｐＭＯＳ領域において、ｐ型拡散
層８がそれぞれ形成されている。この構造によって、ｐ
ＭＯｓにおいて、ｐ型拡散層８のチャネル方向の拡がり
が抑制され、短チヤネル効果の発現も抑制されている。
ＤＤ構造を構成する第１のｎ型拡散層９ａと第２のｎ型
拡散層９ｂが、また、ｐＭＯＳ領域において、ｐ型拡散
層８がそれぞれ形成されている。この構造によって、ｐ
ＭＯｓにおいて、ｐ型拡散層８のチャネル方向の拡がり
が抑制され、短チヤネル効果の発現も抑制されている。
第２図（ａ）〜（ｅ）は、本発明の第２の実施例及びそ
の製造工程を説明するための半導体装置の断面図である
。
の製造工程を説明するための半導体装置の断面図である
。
第２図（ａ）は、一般によく用いられている相補型ＭＯ
Ｓ半導体装置の製造方法に従い、ｎ型半導体基板１の表
面領域内にｎＭＯＳ形成領域であるｐ型ウェル層２を形
成し、半導体基板１上に素子分離用のフィールド酸化膜
３と、ゲート酸化膜４で絶縁されたゲート電極５ａ、５
ｂとを形成した後、ｐＭＯＳ領域を通常のフォトレジス
トプロセスによりレジスト１１でマスクし、ｎＭＯ８領
域にＬＤＤ構造のｎ−拡散層となる第１のｎ型拡散層９
ａを形成した状態を示す図である。
Ｓ半導体装置の製造方法に従い、ｎ型半導体基板１の表
面領域内にｎＭＯＳ形成領域であるｐ型ウェル層２を形
成し、半導体基板１上に素子分離用のフィールド酸化膜
３と、ゲート酸化膜４で絶縁されたゲート電極５ａ、５
ｂとを形成した後、ｐＭＯＳ領域を通常のフォトレジス
トプロセスによりレジスト１１でマスクし、ｎＭＯ８領
域にＬＤＤ構造のｎ−拡散層となる第１のｎ型拡散層９
ａを形成した状態を示す図である。
続いて、レジスト１１を剥離し、半導体基板全面にＣＶ
Ｄ法により第１の酸化膜２１を２０００λの膜厚に堆積
する［第２図（ｂ）］。
Ｄ法により第１の酸化膜２１を２０００λの膜厚に堆積
する［第２図（ｂ）］。
次に、９ＭＯ８領域をレジスト１２でマスクして異方性
のＲＩＥによりエッチバックを行い、ｎＭＯ８のゲート
電極５ａの側壁に第１の酸化膜２１を残存させ、イオン
注入のマスクとなる第１のスペーサ６とする０次に、ゲ
ート電極５ａ、第１のスペーサ６、フィールド酸化膜３
及びレジスト１２をマスクとして、砒素をイオン注入し
第２のｎ型拡散層９ｂを形成する［第２図（ｃ）］。
のＲＩＥによりエッチバックを行い、ｎＭＯ８のゲート
電極５ａの側壁に第１の酸化膜２１を残存させ、イオン
注入のマスクとなる第１のスペーサ６とする０次に、ゲ
ート電極５ａ、第１のスペーサ６、フィールド酸化膜３
及びレジスト１２をマスクとして、砒素をイオン注入し
第２のｎ型拡散層９ｂを形成する［第２図（ｃ）］。
続いて、レジスト１２を剥離し、半導体基板全面にＣＶ
Ｄ法により、第２の酸化ＷＡ２２を１０００人の膜厚に
堆積する［第２図（ｄ）］。
Ｄ法により、第２の酸化ＷＡ２２を１０００人の膜厚に
堆積する［第２図（ｄ）］。
次に、ｎＭＯＳ領域をレジスト１３でマスクして、異方
性のＲＩＥによりエッチバックを行い、９ＭＯ８のゲー
ト電極５ｂの側壁に第１の酸化膜２１、第２の酸化膜２
２を残存させ、イオン注入のマスクとなる第２のスペー
サ７を形成する０次いで、ゲート電極５ｂ、第２のスペ
ーサ７、フィールド酸化ＩＡ３及びレジスト１３をマス
クとしてボロンをイオン注入し、ｐ型拡散層８を形成す
る［第２図（ｅ）］。
性のＲＩＥによりエッチバックを行い、９ＭＯ８のゲー
ト電極５ｂの側壁に第１の酸化膜２１、第２の酸化膜２
２を残存させ、イオン注入のマスクとなる第２のスペー
サ７を形成する０次いで、ゲート電極５ｂ、第２のスペ
ーサ７、フィールド酸化ＩＡ３及びレジスト１３をマス
クとしてボロンをイオン注入し、ｐ型拡散層８を形成す
る［第２図（ｅ）］。
この後、レジスト１３を剥離して、本実施例の半導体装
置を得ることができる。このようにして形成された相補
型ＭＯＳ半導体装置では、ゲート電極側壁に形成された
酸化膜スペーサの膜厚は、ｎＭＯ８領域で２０００人、
ｐＭＯＳ領域で３０００人である。
置を得ることができる。このようにして形成された相補
型ＭＯＳ半導体装置では、ゲート電極側壁に形成された
酸化膜スペーサの膜厚は、ｎＭＯ８領域で２０００人、
ｐＭＯＳ領域で３０００人である。
第３図（ａ）〜（ｄ）は、本発明の第３実施例及びその
製造工程を説明するための半導体装置の断面図である。
製造工程を説明するための半導体装置の断面図である。
第３図（ａ＞は、第２実施例の場合と同様の製造工程を
経てゲート電極５ａ、５ｂを形成した後に、半導体基板
上全面にＣＶＤ法により膜厚２０００人の第３の酸化Ｈ
２３を堆積した状態を示す図である。
経てゲート電極５ａ、５ｂを形成した後に、半導体基板
上全面にＣＶＤ法により膜厚２０００人の第３の酸化Ｈ
２３を堆積した状態を示す図である。
続いて、ｐＭｏＳ領域をレジスト１４でマスクして、ｎ
ＭＯ８領域の第３の酸化ＪＩＩ２３をバッフアート弗酸
を使ったウェットエツチングにより除去する０次に、ｎ
Ｍ ＯＳのゲート電極５ａ、フィールド酸化膜３、レ
ジスト１４をマスクとしてリンをイオン注入し、ＬＤＤ
構造のｎ−拡散層となる第１のｎ型拡散層９ａを形成す
る［第３図（ｂ）］。
ＭＯ８領域の第３の酸化ＪＩＩ２３をバッフアート弗酸
を使ったウェットエツチングにより除去する０次に、ｎ
Ｍ ＯＳのゲート電極５ａ、フィールド酸化膜３、レ
ジスト１４をマスクとしてリンをイオン注入し、ＬＤＤ
構造のｎ−拡散層となる第１のｎ型拡散層９ａを形成す
る［第３図（ｂ）］。
次いで、レジスト１４を剥離し、半導体基板全面に第４
の酸化膜２４をＣＶＤ法により２０００人の膜厚に堆積
する［第３図（ｃ）］。
の酸化膜２４をＣＶＤ法により２０００人の膜厚に堆積
する［第３図（ｃ）］。
続いて、異方性のＲＩＥにより、エッチバックを行い、
おおむね２０００人の酸化膜をエツチングする。その結
果、ｎＭＯＳ領域では、ｎＭＯ８のゲート電極５ａの側
壁のみに第４の酸化膜２４が残存して第１のスペーサ６
が形成され、ｐＭ。
おおむね２０００人の酸化膜をエツチングする。その結
果、ｎＭＯＳ領域では、ｎＭＯ８のゲート電極５ａの側
壁のみに第４の酸化膜２４が残存して第１のスペーサ６
が形成され、ｐＭ。
Ｓ領域では、第３の酸化膜２３と、ｐＭｏｓのゲート電
極５ｂ側壁に残存した第４の酸化膜２４とで、第２のス
ペーサ７が形成される。
極５ｂ側壁に残存した第４の酸化膜２４とで、第２のス
ペーサ７が形成される。
次いで、半導体基板全面に、フィールド酸化膜３、ｎＭ
ＯＳのゲート電極５ａ、第１のスペーサ６及び第３の酸
化膜２３をマスクにして、砒素をイオン注入して、第２
のｎ型拡散層９ｂを形成する０次に、ｎＭＯ８領域をフ
ォトレジスト（図示せず）でマスクし、フィールド酸化
膜３、ｐＭ。
ＯＳのゲート電極５ａ、第１のスペーサ６及び第３の酸
化膜２３をマスクにして、砒素をイオン注入して、第２
のｎ型拡散層９ｂを形成する０次に、ｎＭＯ８領域をフ
ォトレジスト（図示せず）でマスクし、フィールド酸化
膜３、ｐＭ。
Ｓのゲート電極５ｂ、第２のスペーサ７をマスクとして
、第３の酸化ｗＡ２３をつき抜いてボロンをイオン注入
し、ｐ型拡散層８を形成する［第３図（ｄ）］、この場
合、ボロンのイオン注入のエネルギーを適当に選ぶこと
により、ボロンが第３の酸化膜２３はつき抜け、ｐＭｏ
ｓのゲート電極５ｂ及び第２のスペーサ７では阻止され
るようにすることができる。
、第３の酸化ｗＡ２３をつき抜いてボロンをイオン注入
し、ｐ型拡散層８を形成する［第３図（ｄ）］、この場
合、ボロンのイオン注入のエネルギーを適当に選ぶこと
により、ボロンが第３の酸化膜２３はつき抜け、ｐＭｏ
ｓのゲート電極５ｂ及び第２のスペーサ７では阻止され
るようにすることができる。
この実施例に対する製造方法では、第３の酸化１１Ｉ２
３をマスクとして、第２のｎ型拡散層９ｂを形成するた
めの砒素の注入が可能となるため、通常のフォトレジス
トプロセスを１回省くことができる。
３をマスクとして、第２のｎ型拡散層９ｂを形成するた
めの砒素の注入が可能となるため、通常のフォトレジス
トプロセスを１回省くことができる。
［発明の効果］
以上説明したように、本発明は、ｐＭｏｓのゲート電極
側壁に形成されたスペーサをｎＭＯ８のゲート電極側壁
に形成されたスペーサよりも厚く形成するものであるの
で、本発明によれば、９ＭＯ８のソース・ドレインを形
成するためのボロンと、ｎ、 Ｍ ＯＳのソース・ドレ
インを形成するための砒素との拡散係数の違いを相殺し
、横方向への拡散によるチャネル実効長の縮小を、９Ｍ
Ｏ８とｎＭＯ８とで同程度とすることができる。このた
めｐＭｏｓで制限されていた微細化の限界が解除され、
ｎＭＯＳと同等の微細化が可能となる。
側壁に形成されたスペーサをｎＭＯ８のゲート電極側壁
に形成されたスペーサよりも厚く形成するものであるの
で、本発明によれば、９ＭＯ８のソース・ドレインを形
成するためのボロンと、ｎ、 Ｍ ＯＳのソース・ドレ
インを形成するための砒素との拡散係数の違いを相殺し
、横方向への拡散によるチャネル実効長の縮小を、９Ｍ
Ｏ８とｎＭＯ８とで同程度とすることができる。このた
めｐＭｏｓで制限されていた微細化の限界が解除され、
ｎＭＯＳと同等の微細化が可能となる。
本発明によれば、さらに、ｐＭｏｓにおいてゲート電極
とソース・ドレイン領域との重なりが少なくなるので、
寄生容量が減少しトランジスタの動作が高速化される。
とソース・ドレイン領域との重なりが少なくなるので、
寄生容量が減少しトランジスタの動作が高速化される。
第１図は、本発明の第１実施例を示す断面図、第２図（
ａ）〜（ｅ）は、本発明の第２実施例及びその製造工程
を説明するための半導体装置の断面図、第３図＜ａ）〜
（ｄ）は、本発明の第３実施例及びその製造工程を説明
するための半導体装置の断面図、第４図（ａ）〜（ｃ）
は、従来例及びその製造工程を説明するための半導体装
置の断面図である。 １・・・ｎ型半導体基板、 ２・・・ｐ型ウェル層、
３・・・フィールド酸化膜、 ４・・・ゲート酸化
膜、５ａ、５ｂ・・・ゲート電極、 ６・・・第１の
スペーサ、 ６ａ、６ｂ・・・スペーサ、 ７・・
・第２のスペーサ、 ８・・・ｐ型拡散層、 ９ａ
・・・第１のｎ型拡散層、 ９ｂ・・・第２のｎ型拡
散層、１１〜１７・・・レジスト、 ２１〜２４・・
・第１〜第４の酸化膜。
ａ）〜（ｅ）は、本発明の第２実施例及びその製造工程
を説明するための半導体装置の断面図、第３図＜ａ）〜
（ｄ）は、本発明の第３実施例及びその製造工程を説明
するための半導体装置の断面図、第４図（ａ）〜（ｃ）
は、従来例及びその製造工程を説明するための半導体装
置の断面図である。 １・・・ｎ型半導体基板、 ２・・・ｐ型ウェル層、
３・・・フィールド酸化膜、 ４・・・ゲート酸化
膜、５ａ、５ｂ・・・ゲート電極、 ６・・・第１の
スペーサ、 ６ａ、６ｂ・・・スペーサ、 ７・・
・第２のスペーサ、 ８・・・ｐ型拡散層、 ９ａ
・・・第１のｎ型拡散層、 ９ｂ・・・第２のｎ型拡
散層、１１〜１７・・・レジスト、 ２１〜２４・・
・第１〜第４の酸化膜。
Claims (1)
- 【特許請求の範囲】 側壁に第１のスペーサが形成された第１のゲート電極、
該第１のゲート電極に自己整合的に形成された第１のソ
ース・ドレイン領域並びに前記第１のスペーサ及び前記
第１のゲート電極に自己整合的に形成された第２のソー
ス・ドレイン領域を有するｎチャネルＭＯＳトランジス
タと、 側壁に第２のスペーサが形成された第２のゲート電極並
びに前記第２のスペーサ及び前記第２のゲート電極に自
己整合的に形成されたソース・ドレイン領域を有するｐ
チャネルＭＯＳトランジスタと、 を具備する相補型ＭＯＳ半導体装置において、前記第２
のスペーサの膜厚が前記第１のスペーサの膜厚より厚い
ことを特徴とする相補型ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177438A JP2906460B2 (ja) | 1989-07-10 | 1989-07-10 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177438A JP2906460B2 (ja) | 1989-07-10 | 1989-07-10 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341763A true JPH0341763A (ja) | 1991-02-22 |
| JP2906460B2 JP2906460B2 (ja) | 1999-06-21 |
Family
ID=16030948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177438A Expired - Lifetime JP2906460B2 (ja) | 1989-07-10 | 1989-07-10 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906460B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110003A (ja) * | 1991-10-16 | 1993-04-30 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| US5620905A (en) * | 1993-10-20 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating thin film semiconductor integrated circuit |
| US5874330A (en) * | 1996-06-10 | 1999-02-23 | Lg Semicon Co., Ltd | Method for fabricating semiconductor device |
| US5994743A (en) * | 1997-02-06 | 1999-11-30 | Nec Corporation | Semiconductor device having different sidewall widths and different source/drain depths for NMOS & PMOS structures |
| US7528406B2 (en) * | 1994-05-26 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
| JP2011066391A (ja) * | 2009-08-19 | 2011-03-31 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1989
- 1989-07-10 JP JP1177438A patent/JP2906460B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110003A (ja) * | 1991-10-16 | 1993-04-30 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| US5620905A (en) * | 1993-10-20 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating thin film semiconductor integrated circuit |
| US7528406B2 (en) * | 1994-05-26 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
| US7968886B2 (en) | 1994-05-26 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
| US5874330A (en) * | 1996-06-10 | 1999-02-23 | Lg Semicon Co., Ltd | Method for fabricating semiconductor device |
| US5994743A (en) * | 1997-02-06 | 1999-11-30 | Nec Corporation | Semiconductor device having different sidewall widths and different source/drain depths for NMOS & PMOS structures |
| JP2011066391A (ja) * | 2009-08-19 | 2011-03-31 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906460B2 (ja) | 1999-06-21 |
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