JP2633525B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は所謂選択酸化法により素子分離領域を形成す
る半導体装置の製造方法に関する。
る半導体装置の製造方法に関する。
本発明は所謂選択酸化法により素子分離領域を形成す
る半導体装置の製造方法において、半導体基板上に形成
した耐酸化膜上に第１のレジスト層を形成し、次いでこ
の第１のレジスト層及び耐酸化膜に開口部を形成した
後、第１のレジスト層をマスクにして半導体基板に一方
の導電型の不純物領域を形成し、次いで第１のレジスト
層を除去した後、耐酸化膜の開口部の一部を残して第２
のレジスト層を形成し、次いでこの第２のレジスト層を
マスクとして他方の導電型の不純物領域を形成した後、
第２のレジスト層を除去し、耐酸化膜をマスクとして半
導体基板を選択酸化することにより、一方及び他方の導
電型の不純物を夫々高いエネルギーで半導体基板に注入
し、この半導体基板の選択酸化層下の一方及び他方の導
電型の不純物領域を厚く形成し、半導体素子の高集積化
に対応して選択酸化層を狭く形成する場合においても、
この選択酸化層下で所謂パンチスルーが生じない半導体
装置を製造できるようにしたものである。
る半導体装置の製造方法において、半導体基板上に形成
した耐酸化膜上に第１のレジスト層を形成し、次いでこ
の第１のレジスト層及び耐酸化膜に開口部を形成した
後、第１のレジスト層をマスクにして半導体基板に一方
の導電型の不純物領域を形成し、次いで第１のレジスト
層を除去した後、耐酸化膜の開口部の一部を残して第２
のレジスト層を形成し、次いでこの第２のレジスト層を
マスクとして他方の導電型の不純物領域を形成した後、
第２のレジスト層を除去し、耐酸化膜をマスクとして半
導体基板を選択酸化することにより、一方及び他方の導
電型の不純物を夫々高いエネルギーで半導体基板に注入
し、この半導体基板の選択酸化層下の一方及び他方の導
電型の不純物領域を厚く形成し、半導体素子の高集積化
に対応して選択酸化層を狭く形成する場合においても、
この選択酸化層下で所謂パンチスルーが生じない半導体
装置を製造できるようにしたものである。
従来、シリコン基板上に素子分離領域として形成した
選択酸化層を挟んで例えばＰチヤンネルMOS電界効果ト
ランジスタ（以下、Ｐ−MOS FETという）とＮチヤンネ
ルMOS電界効果トランジスタ（以下、Ｎ−MOS FETとい
う）とを形成し、相補形MOS電界効果トランジスタ（以
下、Ｃ−MOS FETという）を構成することが提案されて
いる。
選択酸化層を挟んで例えばＰチヤンネルMOS電界効果ト
ランジスタ（以下、Ｐ−MOS FETという）とＮチヤンネ
ルMOS電界効果トランジスタ（以下、Ｎ−MOS FETとい
う）とを形成し、相補形MOS電界効果トランジスタ（以
下、Ｃ−MOS FETという）を構成することが提案されて
いる。
そこで先ず第２図を参照して斯るＣ−MOS FETの従来
の製造方法につき説明しよう。
の製造方法につき説明しよう。
先ず第２図Ａに示す如くＮ形シリコン基板（１）を用
意し、このＮ形シリコン基板（１）上に熱酸化によりSi
O2膜（２）を形成し、次いでこのSiO2膜（２）上に化学
的気相成長法（CVD）によりSi3N4膜（３）を形成する如
くする。
意し、このＮ形シリコン基板（１）上に熱酸化によりSi
O2膜（２）を形成し、次いでこのSiO2膜（２）上に化学
的気相成長法（CVD）によりSi3N4膜（３）を形成する如
くする。
次に第２図Ｂに示す如くSi3N4膜（３）上に第１のフ
オトレジスト（４）を被着し、所定のガラスマスクを使
用して紫外線により焼付けした後、現像して第１のフオ
トレジスト（４）に開口部（4a）を設ける如くし、次い
で第２図Ｃに示す如く第１のフオトレジスト（４）をマ
スクとして反応性イオンエツチング（RIE）を施こし、
開口部（4a）に露出しているSi3N4膜（3a）を除去する
と共に除去したSi3N4膜（3a）下のSiO2膜（2a）の膜厚
を薄くする如くする。
オトレジスト（４）を被着し、所定のガラスマスクを使
用して紫外線により焼付けした後、現像して第１のフオ
トレジスト（４）に開口部（4a）を設ける如くし、次い
で第２図Ｃに示す如く第１のフオトレジスト（４）をマ
スクとして反応性イオンエツチング（RIE）を施こし、
開口部（4a）に露出しているSi3N4膜（3a）を除去する
と共に除去したSi3N4膜（3a）下のSiO2膜（2a）の膜厚
を薄くする如くする。
次に第２図Ｄに示す如く第１のフオトレジスト（４）
を剥離した後、Si3N4膜（３）及びSiO2膜（２）をマス
クとしてSi3N4膜（３）の開口部（3b）及びSiO2膜
（２）をマスクとしてSi3N4膜（３）の開口部（3b）及
びSiO2膜（２）の薄膜化した部分（2a）を通じてＮ形イ
オンを打ち込み、所謂Ｐチヤンネルストツパー領域
（５）を形成し、次いで第２図Ｅに示す如くSi3N4膜
（３）の開口部（3b）の一部を残すように第２のフオト
レジスト（６）を被着し、この第２のフオトレジスト
（６）をマスクとしてＰ形イオンを打ち込み、所謂Ｎチ
ヤンネルストツパー領域（７）を形成する如くする。
を剥離した後、Si3N4膜（３）及びSiO2膜（２）をマス
クとしてSi3N4膜（３）の開口部（3b）及びSiO2膜
（２）をマスクとしてSi3N4膜（３）の開口部（3b）及
びSiO2膜（２）の薄膜化した部分（2a）を通じてＮ形イ
オンを打ち込み、所謂Ｐチヤンネルストツパー領域
（５）を形成し、次いで第２図Ｅに示す如くSi3N4膜
（３）の開口部（3b）の一部を残すように第２のフオト
レジスト（６）を被着し、この第２のフオトレジスト
（６）をマスクとしてＰ形イオンを打ち込み、所謂Ｎチ
ヤンネルストツパー領域（７）を形成する如くする。
次に第２のフオトレジスト（６）をマスクとしてＰ形
イオンを打ち込んだ後、第２のフオトレジスト（６）を
除去し、熱拡散によつて第２図Ｆに示す如くP-形ウエル
（８）を形成し、次いで第２図Ｇに示す如くSi3N4膜
（３）をマスクとして選択酸化を行い、素子分離領域と
なるSiO2層（９）を形成する。
イオンを打ち込んだ後、第２のフオトレジスト（６）を
除去し、熱拡散によつて第２図Ｆに示す如くP-形ウエル
（８）を形成し、次いで第２図Ｇに示す如くSi3N4膜
（３）をマスクとして選択酸化を行い、素子分離領域と
なるSiO2層（９）を形成する。
次に第２図Ｈに示す如くSi3N4膜（３）及びSiO2膜
（２）を除去した後、第２図Ｉに示す如くP+形イオンの
注入によるソース領域（10）及びドレイン領域（11）と
ゲート絶縁膜（12）を介して形成したゲート電極（13）
とからなるＰ−MOS FET（14）とP-形ウエル（８）に形
成したＮ形イオンの注入によるソース領域（15）及びド
レイン領域（16）とゲート絶縁膜（17）を介して形成し
たゲート電極（18）とからなるｎ−MOS FET（19）とを
形成すると共に絶縁膜（20）を介してＰ−MOS FET（1
4）のソース電極（21）、ドレイン電極（22）、Ｎ−MOS
FET（19）のソース電極（23）、ドレイン電極（24）及
び必要な配線（25）を形成することによつてＣ−MOS FE
Tを構成することができる。
（２）を除去した後、第２図Ｉに示す如くP+形イオンの
注入によるソース領域（10）及びドレイン領域（11）と
ゲート絶縁膜（12）を介して形成したゲート電極（13）
とからなるＰ−MOS FET（14）とP-形ウエル（８）に形
成したＮ形イオンの注入によるソース領域（15）及びド
レイン領域（16）とゲート絶縁膜（17）を介して形成し
たゲート電極（18）とからなるｎ−MOS FET（19）とを
形成すると共に絶縁膜（20）を介してＰ−MOS FET（1
4）のソース電極（21）、ドレイン電極（22）、Ｎ−MOS
FET（19）のソース電極（23）、ドレイン電極（24）及
び必要な配線（25）を形成することによつてＣ−MOS FE
Tを構成することができる。
この様に構成されたＣ−MOS FETにおいては、素子分
離領域となるSiO2層（９）下のＰ−MOS FET（14）側に
はＮ形イオンの注入によるＰチヤンネルストツパー領域
（５）が形成されていると共にｎ−MOS FET（19）側に
はＰ形イオンの注入によるＮチヤンネルストツパー領域
（７）が形成されているので、ドレイン（11）（16）の
空乏層が拡がることによつて生ずる所謂パンチスルー現
象がSiO2層（９）下で生ずるのを抑制できるという利益
がある。
離領域となるSiO2層（９）下のＰ−MOS FET（14）側に
はＮ形イオンの注入によるＰチヤンネルストツパー領域
（５）が形成されていると共にｎ−MOS FET（19）側に
はＰ形イオンの注入によるＮチヤンネルストツパー領域
（７）が形成されているので、ドレイン（11）（16）の
空乏層が拡がることによつて生ずる所謂パンチスルー現
象がSiO2層（９）下で生ずるのを抑制できるという利益
がある。
しかしながら、斯る従来のＣ−MOS FETの製造方法に
おいては、Ｐチヤンネルストツパー領域（５）を形成す
るに際し、第２図Ｄに示す如く特にフオトレジストによ
るマスクを用いず、Si3N4膜（３）及びSiO2膜（２）を
マスクとしてSi3N4膜（３）の開口部（3b）及びSiO2膜
（２）の薄膜化した部分（2a）を通してＮ形イオンを打
ち込む様にしているので、たとえＮ形イオンの注入路の
SiO2膜（2a）を薄膜化したとしても、ゲート電極（18）
下のチヤンネル領域となる部分にＮ形イオンが注入され
ない様にＮ形イオンの打ち込みエネルギーの上限をかな
り抑えなければならない。この様に従来の方法では、Ｎ
形イオンの打ち込みエネルギーの上限がかなり抑えられ
てしまうため、Ｐチヤンネルストツパー領域（５）の厚
さはかなり薄くなつてしまい、半導体素子の高集積化に
対応してSiO2膜（９）の幅を狭くした場合、SiO2膜
（９）下でパンチスルー現象が生ずる場合があるという
不都合があつた。本発明は、斯る点に鑑み、半導体素子
の高集積化に対応して素子分離領域となる選択酸化層
（９）の幅を狭くする場合にもこの選択酸化膜（９）下
でパンチスルー現象を抑制し得る半導体装置の製造方法
を提供することを目的とする。
おいては、Ｐチヤンネルストツパー領域（５）を形成す
るに際し、第２図Ｄに示す如く特にフオトレジストによ
るマスクを用いず、Si3N4膜（３）及びSiO2膜（２）を
マスクとしてSi3N4膜（３）の開口部（3b）及びSiO2膜
（２）の薄膜化した部分（2a）を通してＮ形イオンを打
ち込む様にしているので、たとえＮ形イオンの注入路の
SiO2膜（2a）を薄膜化したとしても、ゲート電極（18）
下のチヤンネル領域となる部分にＮ形イオンが注入され
ない様にＮ形イオンの打ち込みエネルギーの上限をかな
り抑えなければならない。この様に従来の方法では、Ｎ
形イオンの打ち込みエネルギーの上限がかなり抑えられ
てしまうため、Ｐチヤンネルストツパー領域（５）の厚
さはかなり薄くなつてしまい、半導体素子の高集積化に
対応してSiO2膜（９）の幅を狭くした場合、SiO2膜
（９）下でパンチスルー現象が生ずる場合があるという
不都合があつた。本発明は、斯る点に鑑み、半導体素子
の高集積化に対応して素子分離領域となる選択酸化層
（９）の幅を狭くする場合にもこの選択酸化膜（９）下
でパンチスルー現象を抑制し得る半導体装置の製造方法
を提供することを目的とする。
本発明に依る半導体装置の製造方法は、第１図に示す
如く、半導体基体（１）上に形成した耐酸化膜（３）上
に第１のレジスト層（４）を形成し、次いでこの第１の
レジスト層（４）及び耐酸化膜（３）に開口部（4a）を
形成した後、この第１のレジスト層（４）をマスクにし
てこの半導体基板（１）に一方の導電型の第１の不純物
領域（５）を形成し、次いでこの第１のレジスト層
（４）を除去した後、この耐酸化膜（３）の開口部（3
b）の一部を残して一側に第２のレジスト層（６）を形
成し、次いでこの第２のレジスト層（６）のない開口部
（3b）の他側の領域及びこれに続くこの耐酸化膜（３）
で覆われた所定領域に他方の導電型の不純物領域を形成
すると共にこの第２のレジスト層（６）を除去し、この
耐酸化酸（３）をマスクとしてこの半導体基板（１）を
選択酸化するものである。
如く、半導体基体（１）上に形成した耐酸化膜（３）上
に第１のレジスト層（４）を形成し、次いでこの第１の
レジスト層（４）及び耐酸化膜（３）に開口部（4a）を
形成した後、この第１のレジスト層（４）をマスクにし
てこの半導体基板（１）に一方の導電型の第１の不純物
領域（５）を形成し、次いでこの第１のレジスト層
（４）を除去した後、この耐酸化膜（３）の開口部（3
b）の一部を残して一側に第２のレジスト層（６）を形
成し、次いでこの第２のレジスト層（６）のない開口部
（3b）の他側の領域及びこれに続くこの耐酸化膜（３）
で覆われた所定領域に他方の導電型の不純物領域を形成
すると共にこの第２のレジスト層（６）を除去し、この
耐酸化酸（３）をマスクとしてこの半導体基板（１）を
選択酸化するものである。
斯る本発明に依れば、選択酸化層（９）下の半導体基
板（１）に不純物領域（５）（７）が設けられているの
で、この選択酸化層（９）下にチヤンネル領域が生ずる
のを防ぐと共にこの選択酸化層（９）下でパンチスルー
現象が生ずるのを抑制することができる。
板（１）に不純物領域（５）（７）が設けられているの
で、この選択酸化層（９）下にチヤンネル領域が生ずる
のを防ぐと共にこの選択酸化層（９）下でパンチスルー
現象が生ずるのを抑制することができる。
また本発明に依れば、一方及び他方の導電型の不純物
の注入に際し、第１及び第２のレジスト層（４）及び
（６）をマスクとして使用しているので、一方及び他方
の導電型の不純物を夫々高いエネルギーで半導体基板
（１）に注入し、この半導体基板（１）の選択酸化層
（９）下の一方及び他方の導電型の不純物領域（５）及
び（７）をかなり厚く形成することができる。従つて、
半導体素子の高集積化に対応して選択酸化層（９）の幅
を狭くしても、不純物領域（５）（７）が厚く形成され
ているので、この選択酸化層（９）下でパンチスルー現
象が生ずるのを抑制することができる。
の注入に際し、第１及び第２のレジスト層（４）及び
（６）をマスクとして使用しているので、一方及び他方
の導電型の不純物を夫々高いエネルギーで半導体基板
（１）に注入し、この半導体基板（１）の選択酸化層
（９）下の一方及び他方の導電型の不純物領域（５）及
び（７）をかなり厚く形成することができる。従つて、
半導体素子の高集積化に対応して選択酸化層（９）の幅
を狭くしても、不純物領域（５）（７）が厚く形成され
ているので、この選択酸化層（９）下でパンチスルー現
象が生ずるのを抑制することができる。
以下、第１図を参照して本発明の半導体装置の製造方
法の一実施例につき説明しよう。この第１図において第
２図に対応する部分には同一符号を付しその詳細説明は
省略する。
法の一実施例につき説明しよう。この第１図において第
２図に対応する部分には同一符号を付しその詳細説明は
省略する。
本例においても、先ず第１図Ａに示す如くＮ形シリコ
ン基板（１）を用意し、このＮ形シリコン基板（１）に
対して第１図Ａ〜第１図Ｃに示す如く第２図Ａ〜第２図
Ｃに示すと同様の工程を施こし、第１図Ｃに示す如くフ
オトレジスト（４）及びSi3N4膜（３）に開口部（4a）
及び（3b）を形成すると共に、この開口部（4a）（3b）
に露出する部分のSiO2膜（2a）を薄くする如くする。
ン基板（１）を用意し、このＮ形シリコン基板（１）に
対して第１図Ａ〜第１図Ｃに示す如く第２図Ａ〜第２図
Ｃに示すと同様の工程を施こし、第１図Ｃに示す如くフ
オトレジスト（４）及びSi3N4膜（３）に開口部（4a）
及び（3b）を形成すると共に、この開口部（4a）（3b）
に露出する部分のSiO2膜（2a）を薄くする如くする。
次に第１図Ｄに示す如く第１のフオトレジスト（４）
をマスクにして薄膜化したSiO2膜（2a）の部分を通じて
Ｎ形イオンを打ち込み、Ｐチヤンネルストツパー領域
（５）を形成する如くする。
をマスクにして薄膜化したSiO2膜（2a）の部分を通じて
Ｎ形イオンを打ち込み、Ｐチヤンネルストツパー領域
（５）を形成する如くする。
次に第１のフオトレジスト（４）を剥離した後、第１
図Ｅに示す如く、Si3N4膜（３）の開口部（3b）の一部
を残し且つ一側の所定部分までに第２のフオトレジスト
（６）を被着し、この第２のフオトレジスト（６）をマ
スクとしてＰ形イオンを打ち込み、所謂Ｎチヤンネルス
トツパー領域（７）を形成すると共にこのＰ形イオンの
打ち込みにより第２のフォトレジスト（６）のない他側
の所定領域の耐酸化膜層（３）を突き抜けた不純物即ち
Ｐ形イオンにより不純物領域即ちP-形ウエル（８）を形
成する。
図Ｅに示す如く、Si3N4膜（３）の開口部（3b）の一部
を残し且つ一側の所定部分までに第２のフオトレジスト
（６）を被着し、この第２のフオトレジスト（６）をマ
スクとしてＰ形イオンを打ち込み、所謂Ｎチヤンネルス
トツパー領域（７）を形成すると共にこのＰ形イオンの
打ち込みにより第２のフォトレジスト（６）のない他側
の所定領域の耐酸化膜層（３）を突き抜けた不純物即ち
Ｐ形イオンにより不純物領域即ちP-形ウエル（８）を形
成する。
次に第１図Ｅ〜第１図Ｉに示す如く第２図Ｅ〜第２図
Ｉに示すと同様の工程を施こし、第１図Ｉに示す如く素
子分離領域となるSiO2膜（９）を形成し、またＰ形イオ
ンの注入によるソース領域（10）及びドレイン領域（1
1）とゲート絶縁膜（12）を介して形成したゲート電極
（13）とからなるＰ−MOS FET（14）とP-形ウエル
（８）に形成したＮ形イオンの注入によるソース領域
（15）及びドレイン領域（16）とゲート絶縁膜（17）を
介して形成されたゲート電極（18）とからなるＮ−MOS
FET（19）とを形成し、更に絶縁膜（20）を介してＰ−M
OS FET（14）のソース電極（21）、ドレイン電極（2
2）、Ｎ−MOS FET（19）のソース電極（23）、トレイン
電極（24）及び必要な配線（25）を形成する如くしてＣ
−MOS FETを構成する。
Ｉに示すと同様の工程を施こし、第１図Ｉに示す如く素
子分離領域となるSiO2膜（９）を形成し、またＰ形イオ
ンの注入によるソース領域（10）及びドレイン領域（1
1）とゲート絶縁膜（12）を介して形成したゲート電極
（13）とからなるＰ−MOS FET（14）とP-形ウエル
（８）に形成したＮ形イオンの注入によるソース領域
（15）及びドレイン領域（16）とゲート絶縁膜（17）を
介して形成されたゲート電極（18）とからなるＮ−MOS
FET（19）とを形成し、更に絶縁膜（20）を介してＰ−M
OS FET（14）のソース電極（21）、ドレイン電極（2
2）、Ｎ−MOS FET（19）のソース電極（23）、トレイン
電極（24）及び必要な配線（25）を形成する如くしてＣ
−MOS FETを構成する。
この様に構成されたＣ−MOS FETにおいては、素子分
離領域となるSiO2膜（９）下のＰ−MOS FET（14）側に
はＮ形イオンの注入によるＰチヤンネルストツパー領域
（５）が形成されていると共にＮ−MOS FET（19）側に
はＰ形イオンの注入によるＮチヤンネルストツパー領域
（７）が形成されているので、このSiO2膜（９）下にチ
ヤンネル領域が形成するのを阻止できると共にドレイン
（11）（16）の空乏層の拡がりを原因とするパンチスル
ー現象がSiO2膜（９）下で生ずるのを抑制できるという
利益がある。
離領域となるSiO2膜（９）下のＰ−MOS FET（14）側に
はＮ形イオンの注入によるＰチヤンネルストツパー領域
（５）が形成されていると共にＮ−MOS FET（19）側に
はＰ形イオンの注入によるＮチヤンネルストツパー領域
（７）が形成されているので、このSiO2膜（９）下にチ
ヤンネル領域が形成するのを阻止できると共にドレイン
（11）（16）の空乏層の拡がりを原因とするパンチスル
ー現象がSiO2膜（９）下で生ずるのを抑制できるという
利益がある。
また本例においては、第１のフオトレジスト（４）を
マスクとしてＮ形イオンを打ち込みＰチヤンネルストツ
パー領域（５）を形成する如くされているので、第１の
フオトレジスト（４）を使用しないでＮ形イオンを打ち
込むとする従来例に比しかなり大きなエネルギーでＮ形
イオンを打ち込み、Ｐチヤンネルストツパー領域（５）
を厚く形成することができる。
マスクとしてＮ形イオンを打ち込みＰチヤンネルストツ
パー領域（５）を形成する如くされているので、第１の
フオトレジスト（４）を使用しないでＮ形イオンを打ち
込むとする従来例に比しかなり大きなエネルギーでＮ形
イオンを打ち込み、Ｐチヤンネルストツパー領域（５）
を厚く形成することができる。
従つて、本実施例に依れば、半導体素子の高集積化に
対応してSiO2膜（９）の幅を狭くしても、Ｐチヤンネル
ストツパー領域（５）が厚く形成されるので、SiO2膜
（９）下でパンチスルー現象の発生を抑制し得る半導体
装置を製造することができるという利益がある。
対応してSiO2膜（９）の幅を狭くしても、Ｐチヤンネル
ストツパー領域（５）が厚く形成されるので、SiO2膜
（９）下でパンチスルー現象の発生を抑制し得る半導体
装置を製造することができるという利益がある。
尚、上述実施例においてはＮ形シリコン基板（１）を
使用した場合について述べたが、本発明は、上述実施例
に限らず、Ｐ形シリコン基板を使用する場合にも適用で
き、上述同様の作用効果を得ることができることは容易
に理解できよう。
使用した場合について述べたが、本発明は、上述実施例
に限らず、Ｐ形シリコン基板を使用する場合にも適用で
き、上述同様の作用効果を得ることができることは容易
に理解できよう。
また上述実施例においてはＣ−MOS FETを製造する場
合について述べたが、本発明は上述実施例に限らず、そ
の他種々の半導体装置を製造する場合に適用でき、上述
同様の作用効果を得ることができることは容易に理解で
きよう。
合について述べたが、本発明は上述実施例に限らず、そ
の他種々の半導体装置を製造する場合に適用でき、上述
同様の作用効果を得ることができることは容易に理解で
きよう。
更に本発明は上述実施例に限らず、本発明の要旨を逸
脱することなくその他種々の構成が取り得ることは勿論
である。
脱することなくその他種々の構成が取り得ることは勿論
である。
本発明に依れば、半導体基板に対する一方及び他方の
導電型の不純物の注入に際し、第１及び第２のレジスト
層をマスクとして用いているので、一方及び他方の導電
型の不純物を夫々高いエネルギーで半導体基板に注入
し、この半導体基板の選択酸化層下の一方及び他方の導
電型の不純物領域をかなり厚く形成することができ、半
導体素子の高集積化に対応して選択酸化層の幅を狭くす
る場合にも、この選択酸化層下でパンチスルー現象を抑
制し得る半導体装置を製造できるという利益がある。
導電型の不純物の注入に際し、第１及び第２のレジスト
層をマスクとして用いているので、一方及び他方の導電
型の不純物を夫々高いエネルギーで半導体基板に注入
し、この半導体基板の選択酸化層下の一方及び他方の導
電型の不純物領域をかなり厚く形成することができ、半
導体素子の高集積化に対応して選択酸化層の幅を狭くす
る場合にも、この選択酸化層下でパンチスルー現象を抑
制し得る半導体装置を製造できるという利益がある。
第１図は本発明半導体装置の製造方法の一実施例である
Ｃ−MOS FETの製造を示す工程図、第２図は従来のＣ−M
OS FETの製造を示す工程図である。 （１）はＮ形シリコン基板、（２）はSiO2膜、（３）は
Si3N4膜、（４），（６）は夫々フオトレジスト、
（５）はＰチヤンネルストツパー領域、（７）はＮチヤ
ンネルストツパー領域、（９）はSiO2層、（10）はＰ−
MOS FETのソース領域、（11）はＰ−MOS FETのドレイン
領域、（12）はＰ−MOS FETのゲート絶縁膜、（13）は
Ｐ−MOS FETのゲート電極、（14）はＰ−MOS FET、（1
5）はＮ−MOS FETのソース領域、（16）はｎ−MOS FET
のドレイン領域、（17）はｎ−MOS FETのゲート絶縁
膜、（18）はｎ−MOS FETのゲート電極、（19）はｎ−M
OS FETである。
Ｃ−MOS FETの製造を示す工程図、第２図は従来のＣ−M
OS FETの製造を示す工程図である。 （１）はＮ形シリコン基板、（２）はSiO2膜、（３）は
Si3N4膜、（４），（６）は夫々フオトレジスト、
（５）はＰチヤンネルストツパー領域、（７）はＮチヤ
ンネルストツパー領域、（９）はSiO2層、（10）はＰ−
MOS FETのソース領域、（11）はＰ−MOS FETのドレイン
領域、（12）はＰ−MOS FETのゲート絶縁膜、（13）は
Ｐ−MOS FETのゲート電極、（14）はＰ−MOS FET、（1
5）はＮ−MOS FETのソース領域、（16）はｎ−MOS FET
のドレイン領域、（17）はｎ−MOS FETのゲート絶縁
膜、（18）はｎ−MOS FETのゲート電極、（19）はｎ−M
OS FETである。
Claims (1)
- 【請求項１】半導体基体上に形成した耐酸化膜上に第１
のレジスト層を形成し、 次いで該第１のレジスト層及び耐酸化膜に開口部を形成
した後、 上記第１のレジスト層をマスクにして上記半導体基板に
一方の導電型の第１の不純物領域を形成し、 次いで上記第１のレジストを除去した後、上記耐酸化膜
の開口部の一部を残して一側に第２のレジスト層を形成
し、 次いで該第２のレジスト層のない開口部の他側の領域に
他の導電型の第２の不純物領域と更に該開口部の他側の
領域及びこれに続く上記耐酸化膜で覆われた領域に他方
の導電型の第３の不純物領域とを形成すると共に 上記第２のレジスト層を除去し、上記耐酸化膜をマスク
として上記半導体基板を選択酸化することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239111A JP2633525B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239111A JP2633525B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298743A JPS6298743A (ja) | 1987-05-08 |
| JP2633525B2 true JP2633525B2 (ja) | 1997-07-23 |
Family
ID=17039961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239111A Expired - Lifetime JP2633525B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633525B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106128951B (zh) * | 2016-06-30 | 2019-03-08 | 上海华力微电子有限公司 | 改善闪存阵列区垫氧层刻蚀过程中硅衬底完整性的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180158A (ja) * | 1984-02-27 | 1985-09-13 | Yokogawa Hokushin Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-25 JP JP60239111A patent/JP2633525B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298743A (ja) | 1987-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |