JPH0340057A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH0340057A JPH0340057A JP1173046A JP17304689A JPH0340057A JP H0340057 A JPH0340057 A JP H0340057A JP 1173046 A JP1173046 A JP 1173046A JP 17304689 A JP17304689 A JP 17304689A JP H0340057 A JPH0340057 A JP H0340057A
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- 230000015654 memory Effects 0.000 claims abstract description 58
- 230000009977 dual effect Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ転送装置に関し、特にＤＭＡ転送時に
おけるメモリのアクセス・タイミングの改良に関する。
おけるメモリのアクセス・タイミングの改良に関する。
かかるデータ転送装置としては、例えば第３図に示すも
のがある。図において、１は装置全体を制御するホスト
・マイコン、２は該ホスト・マイコン１との間でＤＭＡ
要求信号（ＤＲＥＱ）及びＤＭＡ許可信号（ＸＤＡＣＫ
）の送受を行い、かつ後述するデュアル・ボー）ＤＲＡ
Ｍ （以下、ＤＰ−ＤＲＡＭと称す）を制御するメモリ
制御回路、３はＤＰ−ＤＲＡＭで、ＲＡＭ（ランダム・
アクセス・メモリ）部３１とＳＡＭ（シリアル・アクセ
ス・メモリ）部３２とから構成され、該ＳＡＭ部３部上
２バイ１分のデータ・レジスタよりなるものとする。４
はＲＡＭ部３部上１するデータ・バス、５はＳＡＭ部３
部上２するデータ・バスであり、ＲＡＭ部３部上１ＡＭ
部３部上２々のポートを持っており各々が非同期にアク
セスできるように構成されている。
のがある。図において、１は装置全体を制御するホスト
・マイコン、２は該ホスト・マイコン１との間でＤＭＡ
要求信号（ＤＲＥＱ）及びＤＭＡ許可信号（ＸＤＡＣＫ
）の送受を行い、かつ後述するデュアル・ボー）ＤＲＡ
Ｍ （以下、ＤＰ−ＤＲＡＭと称す）を制御するメモリ
制御回路、３はＤＰ−ＤＲＡＭで、ＲＡＭ（ランダム・
アクセス・メモリ）部３１とＳＡＭ（シリアル・アクセ
ス・メモリ）部３２とから構成され、該ＳＡＭ部３部上
２バイ１分のデータ・レジスタよりなるものとする。４
はＲＡＭ部３部上１するデータ・バス、５はＳＡＭ部３
部上２するデータ・バスであり、ＲＡＭ部３部上１ＡＭ
部３部上２々のポートを持っており各々が非同期にアク
セスできるように構成されている。
また、データ・バス４上のデータ転送レートは特に規定
されていないが、データ・バス５上のデータ転送レート
はある一定の値に規定され、メモリ制御回路２からＳＡ
Ｍ部３部上２力されるシリアル・アクセス・メモリ・ス
トローブ〈以下ＳＡＳと称す）入力により一義的に決ま
っているものとする。
されていないが、データ・バス５上のデータ転送レート
はある一定の値に規定され、メモリ制御回路２からＳＡ
Ｍ部３部上２力されるシリアル・アクセス・メモリ・ス
トローブ〈以下ＳＡＳと称す）入力により一義的に決ま
っているものとする。
上記の構成により、第４図のタイムチャート図と共にそ
の動作を説明する。いま、ＳＡＭ部３部上２バイトのデ
ータが格納されている状態にて、ＤＰ−ＤＲＡＭ３がＳ
ＡＭ部３部上２リアル・アクセス・ポートの入出力動作
が許可される条件を満足する場合において、メモリ制御
回路２からＳＡＭ部３部上２して一定周期（ｔｏ ）の
ＳＡＳが人力される。ＳＡＭ部３部上２データ・バス５
に対するデータの出力はＳＡＳの立上り部分で１バイト
ごとに行われる（第４図の（ハ）、（ニ））。
の動作を説明する。いま、ＳＡＭ部３部上２バイトのデ
ータが格納されている状態にて、ＤＰ−ＤＲＡＭ３がＳ
ＡＭ部３部上２リアル・アクセス・ポートの入出力動作
が許可される条件を満足する場合において、メモリ制御
回路２からＳＡＭ部３部上２して一定周期（ｔｏ ）の
ＳＡＳが人力される。ＳＡＭ部３部上２データ・バス５
に対するデータの出力はＳＡＳの立上り部分で１バイト
ごとに行われる（第４図の（ハ）、（ニ））。
今、ＳＡＳがｍ回天力された時、ＳＡＭ部３部上２バイ
トのデータは全てデータ・バス５に出力される（第４図
の（ハ）、（ニ））。一方、次のｍバイトのデータをＲ
ＡＭ部３部上１ＳＡＭ部３部上２ＭＡ転送を行うための
ＤＭＡ要求信号がメモリ制御回ｖ４２からホスト・マイ
コン１に対して送出される（第４図の（イ）。（ハ）の
ｍバイト目のＳＡＳの立下り部分で発生する。）。ホス
ト・マイコン１はこの信号を受付けると、メモリ制御回
路２に対してＤＭＡ許可信号を送出し、ＳＡＭ部３部上
２のｍバイトの新しいデータが転送される（第４図の（
ロ）の１＋）。その後、同様に一定周期のＳＡＳにより
データ・バス５に順次出力される。
トのデータは全てデータ・バス５に出力される（第４図
の（ハ）、（ニ））。一方、次のｍバイトのデータをＲ
ＡＭ部３部上１ＳＡＭ部３部上２ＭＡ転送を行うための
ＤＭＡ要求信号がメモリ制御回ｖ４２からホスト・マイ
コン１に対して送出される（第４図の（イ）。（ハ）の
ｍバイト目のＳＡＳの立下り部分で発生する。）。ホス
ト・マイコン１はこの信号を受付けると、メモリ制御回
路２に対してＤＭＡ許可信号を送出し、ＳＡＭ部３部上
２のｍバイトの新しいデータが転送される（第４図の（
ロ）の１＋）。その後、同様に一定周期のＳＡＳにより
データ・バス５に順次出力される。
ところで、前記したデータ転送装置にあっては、ＳＡＭ
部３部内２内バイトのデータが全て転送された後、ＲＡ
Ｍ部３部上１ＡＭ部３部上２間にてデータのＤＭＡ転送
が行われるが、ｍバイト目のＳＡＳの立下り部分で発生
されるＤＭＡ要求信号がホスト・マイコン１に送出され
た時、該ホスト・マイコン１が他の処理を実行中である
場合は、ＤＭＡ要求信号に対する処理が遅れ、ＤＭＡ許
可信号の送出も遅れることになり、データのＤＭＡ転送
が終了する前に（ｍ＋１＞バイト目のＳＡＳがＳＡＭ部
３部上２力される。このため、本来の出力すべきデータ
とは無関係のデータがデータ・バス５に出力される（第
４図の（ニ）のＡ）と共に、その後の出力データは１バ
イト常に遅れが発生するという問題点があった。この問
題点を解決するために、ＤＭＡ処理の早いホスト・マイ
コンを選定することも行われているが、システムを構成
する際に制約が生じ、かつコスト低減を阻害するという
問題点がある。
部３部内２内バイトのデータが全て転送された後、ＲＡ
Ｍ部３部上１ＡＭ部３部上２間にてデータのＤＭＡ転送
が行われるが、ｍバイト目のＳＡＳの立下り部分で発生
されるＤＭＡ要求信号がホスト・マイコン１に送出され
た時、該ホスト・マイコン１が他の処理を実行中である
場合は、ＤＭＡ要求信号に対する処理が遅れ、ＤＭＡ許
可信号の送出も遅れることになり、データのＤＭＡ転送
が終了する前に（ｍ＋１＞バイト目のＳＡＳがＳＡＭ部
３部上２力される。このため、本来の出力すべきデータ
とは無関係のデータがデータ・バス５に出力される（第
４図の（ニ）のＡ）と共に、その後の出力データは１バ
イト常に遅れが発生するという問題点があった。この問
題点を解決するために、ＤＭＡ処理の早いホスト・マイ
コンを選定することも行われているが、システムを構成
する際に制約が生じ、かつコスト低減を阻害するという
問題点がある。
本発明は、上記のような従来の問題点を解決するために
なされたものであり、ＤＭＡ処理が遅いホスト・マイコ
ンにおいて、ＤＭＡ転送時におけるデータの転送処理を
正確に行い、正しいデータの転送を行うことができるデ
ータ転送装置を提供することを目的としている。
なされたものであり、ＤＭＡ処理が遅いホスト・マイコ
ンにおいて、ＤＭＡ転送時におけるデータの転送処理を
正確に行い、正しいデータの転送を行うことができるデ
ータ転送装置を提供することを目的としている。
この発明にかかるデータ転送装置は、互いにメモリ内容
のＤＭＡ転送が可能である第１のメモリと第２のメモリ
とを設け、該第２のメモリの人出力ポートに対するデー
タの読み出しまたは書き込みの転送レートがコントロー
ル信号により規定されるデータ転送装置であって、通常
の転送時においては前記転送レートを一定の値に保つよ
うに前記コントロール信号を発生し、また前記第１のメ
モリから前記第２のメモリに対するＤＭＡ転送を行うＤ
ＭＡ転送要求信号が発生した時は、該ＤＭＡ転送の終了
後において前記コントロール信号を発生するようにした
メモリ制御回路を設けたことを特徴とするものであり、
更には、第１のメモリと第２のメモリは同一のパッケー
ジに収められているデュアル・ポー）ＤＲＡＭで構成さ
れ、かつ第１のメモリがランダム・アクセス・メモリ、
第２のメモリがシリアル・アクセス・メモリでｉｔされ
、またコントロール信号がシリアル・アクセス・メモリ
・ストローブ信号であるものによって一層すぐれた効果
を発揮する。
のＤＭＡ転送が可能である第１のメモリと第２のメモリ
とを設け、該第２のメモリの人出力ポートに対するデー
タの読み出しまたは書き込みの転送レートがコントロー
ル信号により規定されるデータ転送装置であって、通常
の転送時においては前記転送レートを一定の値に保つよ
うに前記コントロール信号を発生し、また前記第１のメ
モリから前記第２のメモリに対するＤＭＡ転送を行うＤ
ＭＡ転送要求信号が発生した時は、該ＤＭＡ転送の終了
後において前記コントロール信号を発生するようにした
メモリ制御回路を設けたことを特徴とするものであり、
更には、第１のメモリと第２のメモリは同一のパッケー
ジに収められているデュアル・ポー）ＤＲＡＭで構成さ
れ、かつ第１のメモリがランダム・アクセス・メモリ、
第２のメモリがシリアル・アクセス・メモリでｉｔされ
、またコントロール信号がシリアル・アクセス・メモリ
・ストローブ信号であるものによって一層すぐれた効果
を発揮する。
本発明のデータ転送装置は、第２のメモリ内のデータが
メモリ制御回路から入力される一定周期のコントロール
信号に同期して１バイトごとに入出力ポートに書き込ま
れる。そして、第２のメモリ内に格納される全てのデー
タが出力された時、メモリ制御回路からＤＭＡ転送の要
求信号が送出され、その結果第１のメモリから第２のメ
モリに対して指定数とデータのＤＭＡ転送が行われる。
メモリ制御回路から入力される一定周期のコントロール
信号に同期して１バイトごとに入出力ポートに書き込ま
れる。そして、第２のメモリ内に格納される全てのデー
タが出力された時、メモリ制御回路からＤＭＡ転送の要
求信号が送出され、その結果第１のメモリから第２のメ
モリに対して指定数とデータのＤＭＡ転送が行われる。
また、ＤＭＡ転送の要求信号送出後は、メモリ制御回路
から出力されるコントロール信号の発生はＤＭＡ転送終
了後に行われ、これにより転送後の正しいデータが第２
のメモリから入出力ポートに書き込まれる。
から出力されるコントロール信号の発生はＤＭＡ転送終
了後に行われ、これにより転送後の正しいデータが第２
のメモリから入出力ポートに書き込まれる。
以下、この発明の一実施例を図に基づいて説明する。第
１図（ａ）及び６）は本発明の主要部であるメモリ制御
回路におけるコントロール信号たるＳＡＳの生成ブロッ
ク図及びその動作を示すタイムチャート図である。また
、第２図は装置のデータ転送時における動作を示すタイ
ムチャートである。
１図（ａ）及び６）は本発明の主要部であるメモリ制御
回路におけるコントロール信号たるＳＡＳの生成ブロッ
ク図及びその動作を示すタイムチャート図である。また
、第２図は装置のデータ転送時における動作を示すタイ
ムチャートである。
なお、装置の他の構成要素とそれらの機能は第３図と同
様であるのでその詳細な説明は省略する。
様であるのでその詳細な説明は省略する。
第１図（ａ） 、 （ｂ）によりＳＡＳ生成の動作を説
明する。２ａは通常のＳＡＳ生戊生成あり、入力信号で
あるＦＳ４の立下り部分でＳＡＳの発生が行われる。但
し、ＦＳ４は周波数サンプリング４倍を意味し、ＤＡＴ
（ディジタル・オーディオ・テープレコーダ〉の場合
は４８ＫＨｚの４倍である１９２ ＫＨｚのパルスをあ
られす。
明する。２ａは通常のＳＡＳ生戊生成あり、入力信号で
あるＦＳ４の立下り部分でＳＡＳの発生が行われる。但
し、ＦＳ４は周波数サンプリング４倍を意味し、ＤＡＴ
（ディジタル・オーディオ・テープレコーダ〉の場合
は４８ＫＨｚの４倍である１９２ ＫＨｚのパルスをあ
られす。
２ｂはＲＡＭ部３１からＳＡＭ部３２に対するＤＭＡ転
送処理が遅れたときのＳＡＳ生底部であり、指定数（ｍ
バイト）のデータ転送終了ごとに行われるＤＭＡ転送の
際、ｍバイト目のＳＡＳの立下り部分でＤＭＡ要求信号
を発生させるが、ホスト・マイコン１の処理が遅れＤＭ
Ａ許可信号の返送が遅れる場合は、ＤＭＡ転送処理の終
了を示すＤＭＡ許可信号の立上り部分で（ｍ＋１）バイ
ト目のＳＡＳを発生させる。そして、次の（ｍ＋２）バ
イト目のＳＡＳからは従来の周期に戻って一定周期にて
発生させる。また、２ａ及び２ｂにまり生成されたＳＡ
Ｓは加算器２Ｃを介して出力される。
送処理が遅れたときのＳＡＳ生底部であり、指定数（ｍ
バイト）のデータ転送終了ごとに行われるＤＭＡ転送の
際、ｍバイト目のＳＡＳの立下り部分でＤＭＡ要求信号
を発生させるが、ホスト・マイコン１の処理が遅れＤＭ
Ａ許可信号の返送が遅れる場合は、ＤＭＡ転送処理の終
了を示すＤＭＡ許可信号の立上り部分で（ｍ＋１）バイ
ト目のＳＡＳを発生させる。そして、次の（ｍ＋２）バ
イト目のＳＡＳからは従来の周期に戻って一定周期にて
発生させる。また、２ａ及び２ｂにまり生成されたＳＡ
Ｓは加算器２Ｃを介して出力される。
上記ＳＡＳによるデータ転送の状態を第２図により説明
する。通常時においては、ＳＡＳの立上り部分で１バイ
トごとの転送が行われる。ｍバイト目のＳＡＳ入力後、
ＤＭＡ要求信号が送出されるが、ＤＭＡ許可信号の返送
が遅れた場合、（ｍ＋１）バイト目のＳＡＳはＤＭＡ転
送終了後に発生するため、（ｍ＋１）バイト目のデ−タ
出力用 はｍバイト目のデータＤ。に連続して正しく出力される
。そして、次のデータＤ７４２以後は周期ｔ。を保持し
て出力される。以上のことにより、ＤＭＡ転送が行われ
た場合でも有効なデータのみを連続して出力することが
できる。
する。通常時においては、ＳＡＳの立上り部分で１バイ
トごとの転送が行われる。ｍバイト目のＳＡＳ入力後、
ＤＭＡ要求信号が送出されるが、ＤＭＡ許可信号の返送
が遅れた場合、（ｍ＋１）バイト目のＳＡＳはＤＭＡ転
送終了後に発生するため、（ｍ＋１）バイト目のデ−タ
出力用 はｍバイト目のデータＤ。に連続して正しく出力される
。そして、次のデータＤ７４２以後は周期ｔ。を保持し
て出力される。以上のことにより、ＤＭＡ転送が行われ
た場合でも有効なデータのみを連続して出力することが
できる。
なお、上記実施例ではデュアル・ボー）ＤＲＡＭについ
て説明したが、ＲＡＭ部とＳＡＭ部は別々のパッケージ
で構成された独立のメモリでも良い。この場合、ＳＡＭ
部に相当するメモリのリード信号又はライト信号がＤＭ
Ａ転送の終了後にアクティブになるようにメモリ制御回
路を構成することもできる。
て説明したが、ＲＡＭ部とＳＡＭ部は別々のパッケージ
で構成された独立のメモリでも良い。この場合、ＳＡＭ
部に相当するメモリのリード信号又はライト信号がＤＭ
Ａ転送の終了後にアクティブになるようにメモリ制御回
路を構成することもできる。
以上のように、この発明によれば、ＤＭＡ転送時におい
てＤＭＡ要求信号が発生した場合には、データ・バスに
対するデータ出力用のコントロール信号の発生を該ＤＭ
Ａ転送の終了後としたので、ＤＭＡ処理の遅いデータ転
送装置においてもデータの転送処理が正確に行うことが
でき、正しいデ０ −夕を連続して出ノノすることができる。
てＤＭＡ要求信号が発生した場合には、データ・バスに
対するデータ出力用のコントロール信号の発生を該ＤＭ
Ａ転送の終了後としたので、ＤＭＡ処理の遅いデータ転
送装置においてもデータの転送処理が正確に行うことが
でき、正しいデ０ −夕を連続して出ノノすることができる。
第１図（ａ）は本発明のデータ転送装置の主要部たるメ
モリ制御回路におけるＳＡＳ生戊生成ソク図、（ｂ）は
その動作を示すタイムチャート図、 第２図は本発明のデータ転送装置のデータ転送時の動作
を説明するためのタイムチャート図、第３図は従来のデ
ータ転送装置の構成を示すブロック図、 第４図は同上のデータ転送時の動作を説明するためのタ
イムチャート図である。 ■・・・ホスト・マイコン、２・・・メモリ制御回路、
３・ＤＰ−ＤＲＡＭ、３１・・・ＲΔＭ１３２・・・Ｓ
ＡＭ。 ４．５・・・データ・バス。 ■ ■
モリ制御回路におけるＳＡＳ生戊生成ソク図、（ｂ）は
その動作を示すタイムチャート図、 第２図は本発明のデータ転送装置のデータ転送時の動作
を説明するためのタイムチャート図、第３図は従来のデ
ータ転送装置の構成を示すブロック図、 第４図は同上のデータ転送時の動作を説明するためのタ
イムチャート図である。 ■・・・ホスト・マイコン、２・・・メモリ制御回路、
３・ＤＰ−ＤＲＡＭ、３１・・・ＲΔＭ１３２・・・Ｓ
ＡＭ。 ４．５・・・データ・バス。 ■ ■
Claims (3)
- （１）互いにメモリ内容のＤＭＡ転送が可能である第１
のメモリと第２のメモリとを設け、該第２のメモリの入
出力ポートに対するデータの読み出しまたは書き込みの
転送レートがコントロール信号により規定されるデータ
転送装置であって、通常の転送時においては前記転送レ
ートを一定の値に保つように前記コントロール信号を発
生し、また前記第１のメモリから前記第２のメモリに対
するＤＭＡ転送を行うＤＭＡ転送要求信号が発生した時
は、該ＤＭＡ転送の終了後において前記コントロール信
号を発生するようにしたメモリ制御回路を設けたことを
特徴とするデータ転送装置。 - （２）第１のメモリと第２のメモリは同一のパッケージ
に収められているデュアル・ポートＤＲＡＭで構成され
、該第１のメモリとしてランダム・アクセス・メモリを
用い、該第２のメモリとしてシリアル・アクセス・メモ
リを用いることを特徴とする請求項１記載のデータ転送
装置。 - （３）コントロール信号がシリアル・アクセス・メモリ
・ストローブ信号であることを特徴とする請求項１記載
のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173046A JPH0340057A (ja) | 1989-07-06 | 1989-07-06 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173046A JPH0340057A (ja) | 1989-07-06 | 1989-07-06 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340057A true JPH0340057A (ja) | 1991-02-20 |
Family
ID=15953208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173046A Pending JPH0340057A (ja) | 1989-07-06 | 1989-07-06 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394437B1 (ko) * | 2001-04-02 | 2003-08-14 | 주식회사 대두식품 | 유과 제조장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207943A (en) * | 1981-06-18 | 1982-12-20 | Nippon Telegr & Teleph Corp <Ntt> | Input-output controller equipped with built-in buffer memory |
-
1989
- 1989-07-06 JP JP1173046A patent/JPH0340057A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207943A (en) * | 1981-06-18 | 1982-12-20 | Nippon Telegr & Teleph Corp <Ntt> | Input-output controller equipped with built-in buffer memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394437B1 (ko) * | 2001-04-02 | 2003-08-14 | 주식회사 대두식품 | 유과 제조장치 |
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