JPH03266295A

JPH03266295A - 半導体記憶装置

Info

Publication number: JPH03266295A
Application number: JP2063612A
Authority: JP
Inventors: Makoto Ihara; 伊原　誠
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-03-14
Filing date: 1990-03-14
Publication date: 1991-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉この発明は半導体記憶装置に関する。

〈従来の技術〉従来の半導体記憶装置は、例えば第３図に示すような周
辺回路を備えている。この周辺回路は、図示しないメモ
リセルにつながる一対のヒツト線Ｂ、Ｂ＃と、センス増
幅器（以下「センスアンプ」という）１４と、Ｎチャネ
ル型トランジスタ１５ａ１５ａからなるデコーダ１５と
、一対のデータ線り、Ｄ＃と、データ線バイアス回路１
２と、上記データ線り、Ｄ＃の電位差を増幅するメイン
増幅器（以下「メインアンプ」という）１１とで構成さ
れている。データ線バイアス回路１２は、グランド（電
位ＧＮＤ＝０）と電源（電位Ｖ　ｃｃ）との間に直列接
続された同一特性のＮチャネル型トランジスタ１２ａ、
１２ｂを一対備えている。このトランジスタ１２ａ、１
２ｂの一対の接続点Ｊ、Ｊ＃はそれぞれデータ線り、Ｄ
＃に接続されている。メモリセルからデータの読み出し
を行う場合、まず、データ線バイアス信号φ３．φ４を
印加してデータ線バイアス回路１２のトランジスタ１２
ａおよび１２ｂをオンさせて、予めデータ線り、Ｄ＃を
中間電位Ｖｃｃ／２にバイアスする。次にセンスアンプ
駆動信号φ１．φ１＃を印加して、センスアンプ１４の
プルアップトランジスタ１４ａ、１４ａおよびブルダウ
ントランジスタ１４ｂ１４ｂの動作によって、メモリセ
ルからビット線Ｂ、Ｂ＃上に現れた微小な電位差を増幅
してラッチする。デコーダ１５は、デコード信号φ２に
基づいてビット線Ｂ。

Ｂ＃を選択して、センスアンプ１４がラッチした電位差
をデータ線り、Ｄ＃へ転送する。続いて、メインアンプ
駆動信号φＢを印加してメインアンプＩｆのＮチャネル
型トランジスタｌｌａをオンさせてプルダウントランジ
スタ１１ｂ、１１ｂおよびプルアップトランジスタｌｉ
ｅ、ｌｌｃの動作によってデータ線り、Ｄ上の電位差を
さらに増幅して、出力線０，０＃へ出力する。なお、１
２ｃ、１１ｄは、それぞれデータ線ショート信号φ５．
メインアンプショート信号φ７に基づいてデータ線り。

Ｄ＃または出力線０，０＃をショートするためのＰチャ
ネルトランジスタを示している。

〈発明が解決しようとする課題〉ところで、上記従来の半導体記憶装置は、メインアンプ
の動作開始前にデータ線り、Ｄ＃を予め中間電位Ｖｃｃ
／２にバイアスする際に、データ線バイアス回路１２の
トランジスタ１２ｂ、１２ａを通して電源ＶＣＣ側から
グランドＧＮＤ側へ直流電流が流れる。このため、消費
電流が大きくなるという問題がある。

そこで、この発明の目的は、メインアンプの動作開始前
にデータ線を予め中間電位にバイアスする際に、消費電
流を小さくすることができる半導体記憶装置を提供する
ことにある。

く課題を解決するための手段〉上記目的を達成するために、この発明は、第１図に例示
するように、センスアンプ４からのｉ号をメインアンプ
１へ伝達するデータ線Ｄ／Ｄ＃を、上記メインアンプ１
の動作開始前に、データ線バイアス回路２によって電源
電位と接地電位との間の中間電位にバイアスして、上記
メインアンプ】の感度を向上させるようにした半導体記
憶装置において、上記データ線バイアス回路２は、上記
中間電位を有する内部降圧電位線７と上記データ線Ｄ／
Ｄ＃との間に接続されたスイッチ６からなることを特徴
としている。

く作用〉データ線バイアス回路２のスイッチ６かオンしたとき、
中間電位を存する内部降圧電位線７とデータ線Ｄ／Ｄ＃
との間に電流が流れて、データ線Ｄ／Ｄ＃は中間電位に
バイアスされる。このとき、上記データ線バイアス回路
２は、内部降圧電位線７とデータ線Ｄ／Ｄ　＃とを結ぶ
電流経路を形成しており、この電流経路はグランドから
離間している。したがって、グランドへ無駄な電流が流
れるようなことが無くなって、従来に比して消費電流が
小さくなる。

〈実施例〉以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。

第２図に示すように、この半導体記憶装置は、図示しな
いメモリセルにつながる一対のビット線Ｂ、Ｂ＃と、セ
ンスアンプ４と、デコーダ５と、一対のデータ線り、Ｄ
＃と、データ線バイアス回路２と、メインアンプｌを備
えている。センスアンプ４は、Ｐチャネル型プルアップ
トランジスタ４　ａ、　４　ａとＮチャネル型プルダウ
ントランジスタ４　ｂ、　４　ｂからなっている。デコ
ーダ５はビット線Ｂ、Ｂ＃とデータ線り、Ｄ＃との間に
それぞれ接続されたＮチャネル型トランジスタ５ｇ、５
ａからなっている。メインアンプ１は、グランドに接続
されたＮチャネル型トランジスタｌａと、このトランジ
スタｌａに接続された一対のＮチャネル型プルダウント
ランジスタ１ｂ、ｌｂと、このプルダウントランジスタ
ｌｂ、ｌｂと電源（電位Ｖ　ｃｃ）との間に接続された
一対のＰチャネル型プルアップトランジスタ１ｃ、ｌｃ
と、出力線ｏ、０＃をショートするためのＰチャネルト
ランジスタｌｄとからなっている。なお、これらのセン
スアンプ４．デコーダ５、メインアンプ１は、第３図に
示した従来の半導体記憶装置のものと同一構成となって
いる。上記データ線バイアス回路２は、中間電位Ｖｃｃ
／２を有する内部降圧電位線７とデータ線り、Ｄ＃との
間に接続された一対のＰチャネル型トランジスタ２ａ、
２ａと、データ線り、Ｄ＃をショートするためのＰチャ
ネル型トランジスタ２ｃからなっている。上記トランジ
スタ２ａ、２ａは、第１図に示したスイッチ６を構成し
ている。

メモリセルからのデータの読み出しを行う場合、まず、
データ線バイアス信号φ３．φ４を印加してデータ線バ
イアス回路２のトランジスタ２ａ、２ａをオンさせる。

すると、中間電位Ｖｃｃ／２を有する内部降圧電位線７
とデータ線り、Ｄ＃との間に電流が流れて、データ線り
、Ｄ＃が中間電位Ｖｃｃ／２にバイアスされる。次に、
センスアンプ駆動信号φｌ、φ１＃を印加して、センス
アンプ４のプルアップトランジスタ４ａ　４ａおよびプ
ルダウントランジスタ４　ｂ、　４　ｂの動作によって
、メモリセルからビット線Ｂ、Ｂ＃上に現れた微小な電
位差を増幅してラッチする。デコーダ５は、デコード信
号φ２に基づいてビット線Ｂ、Ｂ＃を選択して、センス
アンプ４がラッチした電位差をデータ線り、Ｄ＃へ転送
する。続いて、メインアンプ駆動信号φ６を印加してメ
インアンプｌのＮチャネルトランジスタｌａをオンさせ
る。そして、プルダウントランジスタｌｂ、ｌｂおよび
プルアップトランジスタｌｃ、ｌｃの動作によってデー
タ線り、Ｄ上の電位差をさらに増幅して出力線０．Ｏ＃
へ出力する。このようにしてデータの読み出しを行うこ
とができる。

データ線り、Ｄ＃を予めバイアスする際に、上記データ
線バイアス回路２はトランジスタ２　ａ、　２　ａによ
って内部降圧電位線７とデータ線り、Ｄ＃とを結ぶ電流
経路を形成している。この電流経路はグランドから離間
している。したがって、グランドへ無駄な電流を流さな
いようにすることができ、従来に比して消費電流を小さ
くすることができる。

〈発明の効果〉以上より明らかなように、この発明の半導体記憶装置は
、中間電位を有する内部降圧電位線とデータ線との間に
接続されたスイッチからなるデータ線バイアス回路を備
えて、データ線をバイアスする電流経路をグランドから
離間させるようにしているので、メインアンプの動作開
始前にデータ線をバイアスする際に、消費電流を小さく
することができる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置を概念的に示す図、
第２図は上５己半導体記憶装置の実施例を示す回路図、
第３図は従来の半導体記憶装置を示す回路図である。ｌ・・・メインアンプ、２・・・データ線バイアス回路
、２ａ、２ｃ・・・Ｐチャネル型トランジスタ、４・・
・センスアンプ、５・・・デコーダ、７・・・内部降圧
電位線。第３図

Claims

【特許請求の範囲】

（１）センス増幅器からの信号をメイン増幅器へ伝達す
るデータ線を、上記メイン増幅器の動作開始前に、デー
タ線バイアス回路によって電源電位と接地電位との間の
中間電位にバイアスして、上記メイン増幅器の感度を向
上させるようにした半導体記憶装置において、上記データ線バイアス回路は、上記中間電位を有する内
部降圧電位線と上記データ線との間に接続されたスイッ
チからなることを特徴とする半導体記憶装置。