JP3178494B2 - Ｍｏｓｆｅｔ電力増幅器 - Google Patents
Ｍｏｓｆｅｔ電力増幅器Info
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 30
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- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
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Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、携帯音響製品、携帯パ
ーソナルコンピュータ、携帯マルチメディア機器、移動
電話機等の携帯用電気機器において、音声信号を増幅す
るＭＯＳＦＥＴ電力増幅器に関するものである。
ーソナルコンピュータ、携帯マルチメディア機器、移動
電話機等の携帯用電気機器において、音声信号を増幅す
るＭＯＳＦＥＴ電力増幅器に関するものである。
【０００２】
【従来の技術】携帯用電気機器の音声信号の電力増幅
は、従来ではバイポーラトランジスタ回路によって実現
されていたが、使用する電源電圧の低電圧化に伴って、
バイポーラトランジスタが本質的に持っているコレクタ
・エミッタ間飽和電圧（Ｖｃｅ）が出力電圧の利用効率
を落してしまい、結果として出力パワーが不十分となっ
たり、電力効率が低下するという問題が大きくなってき
た。
は、従来ではバイポーラトランジスタ回路によって実現
されていたが、使用する電源電圧の低電圧化に伴って、
バイポーラトランジスタが本質的に持っているコレクタ
・エミッタ間飽和電圧（Ｖｃｅ）が出力電圧の利用効率
を落してしまい、結果として出力パワーが不十分となっ
たり、電力効率が低下するという問題が大きくなってき
た。
【０００３】そこで、昇圧回路を付加し、電源電圧を昇
圧して電力増幅部を動作させることが行なわれてきた
が、電力効率の面の改善は進まなかった。
圧して電力増幅部を動作させることが行なわれてきた
が、電力効率の面の改善は進まなかった。
【０００４】一方、ＦＥＴ素子を使用して電力増幅器を
構成する試みが成された。しかし、品質の要求が厳しく
ない分野には応用されているものの、ハイファイでは充
分に高い電圧で動作させることができる場合以外は、実
用化されていない。
構成する試みが成された。しかし、品質の要求が厳しく
ない分野には応用されているものの、ハイファイでは充
分に高い電圧で動作させることができる場合以外は、実
用化されていない。
【０００５】これは、ＦＥＴは電流を駆動する能力がバ
イポーラトランジスタに劣っており、パイポーラトラン
ジスタ並に電力を駆動しようとすると、それ以上に無効
電力（貫通電流による）を消費する結果になることが不
可避であるからである。
イポーラトランジスタに劣っており、パイポーラトラン
ジスタ並に電力を駆動しようとすると、それ以上に無効
電力（貫通電流による）を消費する結果になることが不
可避であるからである。
【０００６】ところで、近年バイアス電流を出力振幅に
応じて制御する方法を実用化して、大振幅のときだけ電
流駆動能力を増加させて電力効率を改善した、図２に示
すようなＭＯＳＦＥＴ電力増幅器が提案されている（IE
EE J.SOLID STATE CIRCUITS,Vol.SC-17,no.6,pp929-98
2, Dec.1982 ）。この図２の回路は準ソースホロワ電力
増幅器とよばれるもので、図中、１は入力端子、２は出
力端子、３は正側増幅段、４は負側増幅器段である。ま
た、Ｑ１は出力用ＰＭＯＳＦＥＴ、Ｑ２は出力用ＮＭＯ
ＳＦＥＴであり、ＣＭＯＳ構成の電力増幅段を構成す
る。
応じて制御する方法を実用化して、大振幅のときだけ電
流駆動能力を増加させて電力効率を改善した、図２に示
すようなＭＯＳＦＥＴ電力増幅器が提案されている（IE
EE J.SOLID STATE CIRCUITS,Vol.SC-17,no.6,pp929-98
2, Dec.1982 ）。この図２の回路は準ソースホロワ電力
増幅器とよばれるもので、図中、１は入力端子、２は出
力端子、３は正側増幅段、４は負側増幅器段である。ま
た、Ｑ１は出力用ＰＭＯＳＦＥＴ、Ｑ２は出力用ＮＭＯ
ＳＦＥＴであり、ＣＭＯＳ構成の電力増幅段を構成す
る。
【０００７】またこのような準ソースホロワ電力増幅器
においては、入力無信号時の消費電力低減化のために、
図３に示すように、増幅段３、４に対して入力オフセッ
トを持たせる方法も提案されている。Ｖ１、Ｖ２が入力
オフセット電圧である（IEEEJ.SOLID STATE CIRCUITS,V
ol.SC-20,no.6,pp1200-1205, Dec.1982 ）。
においては、入力無信号時の消費電力低減化のために、
図３に示すように、増幅段３、４に対して入力オフセッ
トを持たせる方法も提案されている。Ｖ１、Ｖ２が入力
オフセット電圧である（IEEEJ.SOLID STATE CIRCUITS,V
ol.SC-20,no.6,pp1200-1205, Dec.1982 ）。
【０００８】
【発明が解決しようとする課題】ところで、電力増幅器
に求められる資質として、出力電圧範囲が広いこと、大
電流を駆動できること及び回路内部の消費電流が少ない
こと等が挙げられる。上記した準ソースホロワ増幅器
は、基本的に入力電圧が出力電圧に等しいボルテージホ
ロワ回路として動作するが、出力レベルを電源電圧範囲
でフルスイングさせようとすると、増幅段３、４の入力
範囲を全電源電圧範囲まで拡大し、いわゆるRAIL TO RA
IL 動作（フルスイング動作）を行なわせなければなら
ない。
に求められる資質として、出力電圧範囲が広いこと、大
電流を駆動できること及び回路内部の消費電流が少ない
こと等が挙げられる。上記した準ソースホロワ増幅器
は、基本的に入力電圧が出力電圧に等しいボルテージホ
ロワ回路として動作するが、出力レベルを電源電圧範囲
でフルスイングさせようとすると、増幅段３、４の入力
範囲を全電源電圧範囲まで拡大し、いわゆるRAIL TO RA
IL 動作（フルスイング動作）を行なわせなければなら
ない。
【０００９】しかし、ここに使用するエンハンスメント
形ＭＯＳＦＥＴは、閾値（Ｖｔｈ）以下の入力では動作
しないため、上記フルスイング動作を得るためには、回
路部品数が増加し、複雑化してしまうことが避けられな
い。
形ＭＯＳＦＥＴは、閾値（Ｖｔｈ）以下の入力では動作
しないため、上記フルスイング動作を得るためには、回
路部品数が増加し、複雑化してしまうことが避けられな
い。
【００１０】かといって、入力範囲に制限のある図２、
図３に示した従来の増幅器を用いると、その入力範囲外
の信号については、上記増幅器の出力電圧が所望の電圧
に安定せず、ＭＯＳＦＥＴＱ１、Ｑ２間に過大な貫通電
流が流れたり、得られる出力電圧が飽和し音声品質が劣
化する等の問題がある。
図３に示した従来の増幅器を用いると、その入力範囲外
の信号については、上記増幅器の出力電圧が所望の電圧
に安定せず、ＭＯＳＦＥＴＱ１、Ｑ２間に過大な貫通電
流が流れたり、得られる出力電圧が飽和し音声品質が劣
化する等の問題がある。
【００１１】本発明の目的は、出力電圧を電源レベルま
で安定的に駆動できるようにし、上記した問題を解決し
た電力増幅器を提供することである。
で安定的に駆動できるようにし、上記した問題を解決し
た電力増幅器を提供することである。
【００１２】
【課題を解決するための手段】上記課題を解決するため
本発明は、入力信号の正側信号を増幅するＮＭＯＳＦＥ
Ｔの差動対をもつ正側増幅段と、該正側増幅段の出力信
号を増幅する電力出力ＰＭＯＳＦＥＴと、上記入力信号
の負側信号を増幅するＰＭＯＳＦＥＴの差動対をもつ負
側増幅段と、該負側増幅段の出力信号を増幅し上記電力
出力ＰＭＯＳＦＥＴと相補形に接続される電力出力ＮＭ
ＯＳＦＥＴとを具備するプッシュプル型のＭＯＳＦＥＴ
電力増幅器において、上記正側増幅段の出力電圧を常時
監視し上記正側増幅段の上記差動対のＮＭＯＳＦＥＴが
カットオフするとこれを検出する第１の検出手段と、該
第１の検出手段の検出出力によって上記電力出力ＰＭＯ
ＳＦＥＴに逆バイアスを印加し上記電力出力ＰＭＯＳＦ
ＥＴをカットオフさせる第１の補正手段と、上記負側増
幅段の出力電圧を常時監視し上記負側増幅段の上記差動
対のＰＭＯＳＦＥＴがカットオフするとこれを検出する
第２の検出手段と、該第２の検出手段の検出出力によっ
て上記電力出力ＮＭＯＳＦＥＴに逆バイアスを印加し上
記電力出力ＮＭＯＳＦＥＴをカットオフさせる第２の補
正手段と、を設けて構成した。
本発明は、入力信号の正側信号を増幅するＮＭＯＳＦＥ
Ｔの差動対をもつ正側増幅段と、該正側増幅段の出力信
号を増幅する電力出力ＰＭＯＳＦＥＴと、上記入力信号
の負側信号を増幅するＰＭＯＳＦＥＴの差動対をもつ負
側増幅段と、該負側増幅段の出力信号を増幅し上記電力
出力ＰＭＯＳＦＥＴと相補形に接続される電力出力ＮＭ
ＯＳＦＥＴとを具備するプッシュプル型のＭＯＳＦＥＴ
電力増幅器において、上記正側増幅段の出力電圧を常時
監視し上記正側増幅段の上記差動対のＮＭＯＳＦＥＴが
カットオフするとこれを検出する第１の検出手段と、該
第１の検出手段の検出出力によって上記電力出力ＰＭＯ
ＳＦＥＴに逆バイアスを印加し上記電力出力ＰＭＯＳＦ
ＥＴをカットオフさせる第１の補正手段と、上記負側増
幅段の出力電圧を常時監視し上記負側増幅段の上記差動
対のＰＭＯＳＦＥＴがカットオフするとこれを検出する
第２の検出手段と、該第２の検出手段の検出出力によっ
て上記電力出力ＮＭＯＳＦＥＴに逆バイアスを印加し上
記電力出力ＮＭＯＳＦＥＴをカットオフさせる第２の補
正手段と、を設けて構成した。
【００１３】
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の電力増幅器の回路図である。本実施
例では、正側増幅段３を、差動接続のＮＭＯＳＦＥＴＱ
３、Ｑ４、その能動負荷としてのカレントミラー接続の
ＰＭＯＳＦＥＴＱ５、Ｑ６、差動回路の動作電流を決め
る電流源用のＮＭＯＳＦＥＴＱ７、その差動回路から出
力を取り出すＰＭＯＳＦＥＴＱ８、電流源用のＮＭＯＳ
ＦＥＴＱ９から構成している。この内、ＭＯＳＦＥＴＱ
３〜Ｑ７はＭＯＳＦＥＴ差動増幅器を構成し、ＭＯＳＦ
ＥＴＱ８、Ｑ９は増幅出力部を構成する。Ｖｓ１は定電
圧である。
１はその一実施例の電力増幅器の回路図である。本実施
例では、正側増幅段３を、差動接続のＮＭＯＳＦＥＴＱ
３、Ｑ４、その能動負荷としてのカレントミラー接続の
ＰＭＯＳＦＥＴＱ５、Ｑ６、差動回路の動作電流を決め
る電流源用のＮＭＯＳＦＥＴＱ７、その差動回路から出
力を取り出すＰＭＯＳＦＥＴＱ８、電流源用のＮＭＯＳ
ＦＥＴＱ９から構成している。この内、ＭＯＳＦＥＴＱ
３〜Ｑ７はＭＯＳＦＥＴ差動増幅器を構成し、ＭＯＳＦ
ＥＴＱ８、Ｑ９は増幅出力部を構成する。Ｖｓ１は定電
圧である。
【００１５】また、負側増幅段４は、差動接続のＰＭＯ
ＳＦＥＴＱ１０、Ｑ１１、その能動負荷としてのカレン
トミラー接続のＮＭＯＳＦＥＴＱ１２、Ｑ１３、差動回
路の動作電流を決める電流源用のＰＭＯＳＦＥＴＱ１
４、その差動回路から出力を取り出すＮＭＯＳＦＥＴＱ
１５、電流源用のＰＭＯＳＦＥＴＱ１６から構成してい
る。この内ＭＯＳＦＥＴＱ１０〜Ｑ１４はＭＯＳＦＥＴ
差動増幅器を構成し、ＭＯＳＦＥＴＱ１５、Ｑ１６は増
幅出力部を構成する。Ｖｓ２は定電圧である。
ＳＦＥＴＱ１０、Ｑ１１、その能動負荷としてのカレン
トミラー接続のＮＭＯＳＦＥＴＱ１２、Ｑ１３、差動回
路の動作電流を決める電流源用のＰＭＯＳＦＥＴＱ１
４、その差動回路から出力を取り出すＮＭＯＳＦＥＴＱ
１５、電流源用のＰＭＯＳＦＥＴＱ１６から構成してい
る。この内ＭＯＳＦＥＴＱ１０〜Ｑ１４はＭＯＳＦＥＴ
差動増幅器を構成し、ＭＯＳＦＥＴＱ１５、Ｑ１６は増
幅出力部を構成する。Ｖｓ２は定電圧である。
【００１６】このような基本的な回路において、本実施
例では、正側増幅段３のレファレンス側ＮＭＯＳＦＥＴ
Ｑ３の出力を受けるＰＭＯＳＦＥＴＱ１７とそこに接続
される電流源としてのＮＭＯＳＦＥＴＱ１８とにより正
側検出回路５を構成し、そこで得られる検出信号を、電
力出力ＰＭＯＳＦＥＴＱ１のゲートと正電源電圧Ｖｄｄ
との間に接続したＰＭＯＳＦＥＴＱ１９からなる正側補
正回路６に印加している。
例では、正側増幅段３のレファレンス側ＮＭＯＳＦＥＴ
Ｑ３の出力を受けるＰＭＯＳＦＥＴＱ１７とそこに接続
される電流源としてのＮＭＯＳＦＥＴＱ１８とにより正
側検出回路５を構成し、そこで得られる検出信号を、電
力出力ＰＭＯＳＦＥＴＱ１のゲートと正電源電圧Ｖｄｄ
との間に接続したＰＭＯＳＦＥＴＱ１９からなる正側補
正回路６に印加している。
【００１７】また、負側増幅段４においても、レファレ
ンス側ＰＭＯＳＦＥＴＱ１０の出力を受けるＮＭＯＳＦ
ＥＴＱ２０とそこに接続される電流源としてのＰＭＯＳ
ＦＥＴＱ２１とにより負側検出回路７を構成し、そこで
得られる出力信号を電力出力ＮＭＯＳＦＥＴＱ２のゲー
トと接地との間に接続したＮＭＯＳＦＥＴＱ２２からな
る負側補正回路８に印加している。
ンス側ＰＭＯＳＦＥＴＱ１０の出力を受けるＮＭＯＳＦ
ＥＴＱ２０とそこに接続される電流源としてのＰＭＯＳ
ＦＥＴＱ２１とにより負側検出回路７を構成し、そこで
得られる出力信号を電力出力ＮＭＯＳＦＥＴＱ２のゲー
トと接地との間に接続したＮＭＯＳＦＥＴＱ２２からな
る負側補正回路８に印加している。
【００１８】さて、この回路では、正側増幅段３と電力
出力ＰＭＯＳＦＥＴＱ１がボルテージホロワとして動作
し、また負側増幅段４と電力出力ＮＭＯＳＦＥＴＱ２が
ボルテージホロワとして動作するので、出力端子２に現
れる電圧が入力端子１の電圧に等しくなるように動作す
る。
出力ＰＭＯＳＦＥＴＱ１がボルテージホロワとして動作
し、また負側増幅段４と電力出力ＮＭＯＳＦＥＴＱ２が
ボルテージホロワとして動作するので、出力端子２に現
れる電圧が入力端子１の電圧に等しくなるように動作す
る。
【００１９】ところが、この入力端子１の電圧が電源電
圧Ｖｄｄ近くにまで高くなると、負側増幅段４のＰＭＯ
ＳＦＥＴＱ１０、Ｑ１１がカットオフするので、そこの
ＮＭＯＳＦＥＴＱ１２、Ｑ１３もカットオフし、ＮＭＯ
ＳＦＥＴＱ１５のゲートがフローティング状態（又は接
地状態）になる。
圧Ｖｄｄ近くにまで高くなると、負側増幅段４のＰＭＯ
ＳＦＥＴＱ１０、Ｑ１１がカットオフするので、そこの
ＮＭＯＳＦＥＴＱ１２、Ｑ１３もカットオフし、ＮＭＯ
ＳＦＥＴＱ１５のゲートがフローティング状態（又は接
地状態）になる。
【００２０】よって、このままでは、電力出力ＮＭＯＳ
ＦＥＴＱ２が不安定になって動作（オン）することも有
り得、この場合にはオンしている他方の電力出力ＰＭＯ
ＳＦＥＴＱ１との間に貫通電流が流れて無駄な電流が消
費されるばかりか、出力電圧や電流の低下が起こる事態
が発生する。
ＦＥＴＱ２が不安定になって動作（オン）することも有
り得、この場合にはオンしている他方の電力出力ＰＭＯ
ＳＦＥＴＱ１との間に貫通電流が流れて無駄な電流が消
費されるばかりか、出力電圧や電流の低下が起こる事態
が発生する。
【００２１】このような場合に、本実施例では負側検出
回路７と負側補正回路８が有効に機能する。上記したよ
うに入力端子１の電圧が電源電圧Ｖｄｄ近くにまで上昇
しＰＭＯＳＦＥＴＱ１０がカットオフしたとき、ＮＭＯ
ＳＦＥＴＱ１２、Ｑ１３と共に負側検出回路７のＮＭＯ
ＳＦＥＴＱ２０もカットオフするので、ＰＭＯＳＦＥＴ
Ｑ２１のドレイン電圧（Ｖｄｄに近い電圧）が負側補正
回路８のＮＭＯＳＦＥＴＱ２１のゲート電圧に印加し、
そのＮＭＯＳＦＥＴＱ２２がオンする。この結果、電力
出力ＮＭＯＳＦＥＴＱ２のゲートが接地されるので、そ
のＮＭＯＳＦＥＴＱ２は完全にカットオフし、そこに貫
通電流が流れることはない。なお、以上の動作は入力端
子１の電圧が正側のある電圧範囲の場合に限られ、負側
の電圧が入力された場合にはＮＭＯＳＦＥＴ２２はソー
ス・ゲートがほぼ同一電位となりオンすることはないの
で、負側の出力用ＭＯＳＦＥＴＱ２の動作を妨げること
はない。
回路７と負側補正回路８が有効に機能する。上記したよ
うに入力端子１の電圧が電源電圧Ｖｄｄ近くにまで上昇
しＰＭＯＳＦＥＴＱ１０がカットオフしたとき、ＮＭＯ
ＳＦＥＴＱ１２、Ｑ１３と共に負側検出回路７のＮＭＯ
ＳＦＥＴＱ２０もカットオフするので、ＰＭＯＳＦＥＴ
Ｑ２１のドレイン電圧（Ｖｄｄに近い電圧）が負側補正
回路８のＮＭＯＳＦＥＴＱ２１のゲート電圧に印加し、
そのＮＭＯＳＦＥＴＱ２２がオンする。この結果、電力
出力ＮＭＯＳＦＥＴＱ２のゲートが接地されるので、そ
のＮＭＯＳＦＥＴＱ２は完全にカットオフし、そこに貫
通電流が流れることはない。なお、以上の動作は入力端
子１の電圧が正側のある電圧範囲の場合に限られ、負側
の電圧が入力された場合にはＮＭＯＳＦＥＴ２２はソー
ス・ゲートがほぼ同一電位となりオンすることはないの
で、負側の出力用ＭＯＳＦＥＴＱ２の動作を妨げること
はない。
【００２２】一方、入力端子１に入力する電圧が接地電
圧近くにまで低下したときは、今度は正側増幅段３のＮ
ＭＯＳＦＥＴＱ３、Ｑ４がカットオフし、カレントミラ
ーＰＭＯＳＦＥＴＱ５、Ｑ６もカットオフして、ＰＭＯ
ＳＦＥＴＱ８のゲートがフローテンィグ状態（又は電源
電位）となるが、このときは正側検出回路５のＰＭＯＳ
ＦＥＴＱ１７もカットオフになり、正側補正回路６のＰ
ＭＯＳＦＥＴＱ１９がオンして、電力出力ＰＭＯＳＦＥ
ＴＱ１をカットオフさせ、貫通電流の発生を防止する。
なお、以上の動作は入力端子１の電圧が接地電位に近い
電圧範囲の場合に限られ、正側の電圧が入力された場合
にはＰＭＯＳＦＥＴ１９はソース・ゲートがほぼ同一電
位となりオンすることはないので、正側の出力用ＭＯＳ
ＦＥＴＱ１の動作を妨げることはない。
圧近くにまで低下したときは、今度は正側増幅段３のＮ
ＭＯＳＦＥＴＱ３、Ｑ４がカットオフし、カレントミラ
ーＰＭＯＳＦＥＴＱ５、Ｑ６もカットオフして、ＰＭＯ
ＳＦＥＴＱ８のゲートがフローテンィグ状態（又は電源
電位）となるが、このときは正側検出回路５のＰＭＯＳ
ＦＥＴＱ１７もカットオフになり、正側補正回路６のＰ
ＭＯＳＦＥＴＱ１９がオンして、電力出力ＰＭＯＳＦＥ
ＴＱ１をカットオフさせ、貫通電流の発生を防止する。
なお、以上の動作は入力端子１の電圧が接地電位に近い
電圧範囲の場合に限られ、正側の電圧が入力された場合
にはＰＭＯＳＦＥＴ１９はソース・ゲートがほぼ同一電
位となりオンすることはないので、正側の出力用ＭＯＳ
ＦＥＴＱ１の動作を妨げることはない。
【００２３】以上から、入力端子１に入力する電圧が電
源電圧近くにまで高くなり、若しくは接地電圧近くにま
で低下したときでも、電力出力ＭＯＳＦＥＴＱ１、Ｑ２
間を流れる貫通電流が発生することはなく、出力端子２
の電圧をフルスイングさせることが可能となる。
源電圧近くにまで高くなり、若しくは接地電圧近くにま
で低下したときでも、電力出力ＭＯＳＦＥＴＱ１、Ｑ２
間を流れる貫通電流が発生することはなく、出力端子２
の電圧をフルスイングさせることが可能となる。
【００２４】このように、本実施例では正側増幅段３の
差動回路を流れる電流が減少乃至０になると、当該正側
の電力出力ＰＭＯＳＦＥＴＱ１をカットオフさせ、負側
増幅段４の差動回路を流れる電流が減少乃至０になると
当該負極側の電力出力ＮＭＯＳＦＥＴＱ２をカットオフ
させるものであるが、入力電圧の検出は増幅段３、４内
の差動回路内の電圧を検出することに限られるものでは
なく、入力端子１に印加した電圧をそこで直接検出して
も良く、また電力出力ＭＯＳＦＥＴＱ１、Ｑ２のカット
オフ制御は、そこに制御用トランジスタを直列接続して
これを入力電圧の振幅が大きく又は小さくなったときに
オフさせることでも、貫通電流の発生を防止できる。
差動回路を流れる電流が減少乃至０になると、当該正側
の電力出力ＰＭＯＳＦＥＴＱ１をカットオフさせ、負側
増幅段４の差動回路を流れる電流が減少乃至０になると
当該負極側の電力出力ＮＭＯＳＦＥＴＱ２をカットオフ
させるものであるが、入力電圧の検出は増幅段３、４内
の差動回路内の電圧を検出することに限られるものでは
なく、入力端子１に印加した電圧をそこで直接検出して
も良く、また電力出力ＭＯＳＦＥＴＱ１、Ｑ２のカット
オフ制御は、そこに制御用トランジスタを直列接続して
これを入力電圧の振幅が大きく又は小さくなったときに
オフさせることでも、貫通電流の発生を防止できる。
【００２５】
【発明の効果】以上から本発明によれば、駆動能力向上
のために出力電圧をフルスイングさせようとする場合
に、貫通電流が発生することが確実に防止されるので、
安定的に完全なフルスイングを実現できるばかりか、無
効な消費電流を防止でき、更に特別部品点数が増加する
こともないという利点がある。
のために出力電圧をフルスイングさせようとする場合
に、貫通電流が発生することが確実に防止されるので、
安定的に完全なフルスイングを実現できるばかりか、無
効な消費電流を防止でき、更に特別部品点数が増加する
こともないという利点がある。
【図１】 本発明の一実施例の電力増幅器の回路図であ
る。
る。
【図２】 従来の準ソースホロワ電力増幅器のブロック
図である。
図である。
【図３】 従来の別の準ソースホロワ電力増幅器のブロ
ック図である。
ック図である。
【符号の説明】 １：入力端子、２：出力端子、３：正側増幅段、４：負
側増幅段、５：正側検出回路、６：正側補正回路、７：
負側検出回路、８：負側補正回路。
側増幅段、５：正側検出回路、６：正側補正回路、７：
負側検出回路、８：負側補正回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−326525（ＪＰ，Ａ) 特開 昭59−54306（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/36
Claims (1)
- 【請求項１】入力信号の正側信号を増幅するＮＭＯＳＦ
ＥＴの差動対をもつ正側増幅段と、該正側増幅段の出力
信号を増幅する電力出力ＰＭＯＳＦＥＴと、上記入力信
号の負側信号を増幅するＰＭＯＳＦＥＴの差動対をもつ
負側増幅段と、該負側増幅段の出力信号を増幅し上記電
力出力ＰＭＯＳＦＥＴと相補形に接続される電力出力Ｎ
ＭＯＳＦＥＴとを具備するプッシュプル型のＭＯＳＦＥ
Ｔ電力増幅器において、 上記正側増幅段の出力電圧を常時監視し上記正側増幅段
の上記差動対のＮＭＯＳＦＥＴがカットオフするとこれ
を検出する第１の検出手段と、該第１の検出手段の検出
出力によって上記電力出力ＰＭＯＳＦＥＴに逆バイアス
を印加し上記電力出力ＰＭＯＳＦＥＴをカットオフさせ
る第１の補正手段と、上記負側増幅段の出力電圧を常時
監視し上記負側増幅段の上記差動対のＰＭＯＳＦＥＴが
カットオフするとこれを検出する第２の検出手段と、該
第２の検出手段の検出出力によって上記電力出力ＮＭＯ
ＳＦＥＴに逆バイアスを印加し上記電力出力ＮＭＯＳＦ
ＥＴをカットオフさせる第２の補正手段と、を設けたこ
とを特徴とするＭＯＳＦＥＴ電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30968493A JP3178494B2 (ja) | 1993-11-17 | 1993-11-17 | Ｍｏｓｆｅｔ電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30968493A JP3178494B2 (ja) | 1993-11-17 | 1993-11-17 | Ｍｏｓｆｅｔ電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142939A JPH07142939A (ja) | 1995-06-02 |
| JP3178494B2 true JP3178494B2 (ja) | 2001-06-18 |
Family
ID=17996039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30968493A Expired - Fee Related JP3178494B2 (ja) | 1993-11-17 | 1993-11-17 | Ｍｏｓｆｅｔ電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178494B2 (ja) |
Families Citing this family (4)
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-
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