JPH03219490A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH03219490A JPH03219490A JP2014140A JP1414090A JPH03219490A JP H03219490 A JPH03219490 A JP H03219490A JP 2014140 A JP2014140 A JP 2014140A JP 1414090 A JP1414090 A JP 1414090A JP H03219490 A JPH03219490 A JP H03219490A
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- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ダイナミック・ランダムアクセス・メモリに
用いられるセンスアンプ回路に関するものである。
用いられるセンスアンプ回路に関するものである。
従来の技術
最近、半導体メモリ装置の高密度化が進み、特に、ダイ
ナミック・ランダムアクセス・メモリ（Ｄ’ＲＡＭ）の
高集積化、高密度化は、目覚ましいものがある。このよ
うに高集積化、高密度化のためにメモリセル面積を小さ
くするためメモリセル容量も小さくなってきている。こ
のため、小さなメモリセル容量の情報を正確に読み出し
、またできるだけ大きな電荷量をメモリセルに書き込む
ことが必要で、それはセンスアンプ回路によるところが
大きい。
ナミック・ランダムアクセス・メモリ（Ｄ’ＲＡＭ）の
高集積化、高密度化は、目覚ましいものがある。このよ
うに高集積化、高密度化のためにメモリセル面積を小さ
くするためメモリセル容量も小さくなってきている。こ
のため、小さなメモリセル容量の情報を正確に読み出し
、またできるだけ大きな電荷量をメモリセルに書き込む
ことが必要で、それはセンスアンプ回路によるところが
大きい。
第２図は、従来のセンスアンプ回路で、（Ａ）はセンス
アンプ及びメモリセル付近の回路図、（Ｂ）は（Ａ）の
回路の信号波形図である。第２図（Ａ）において、ＳＡ
Ｐ、ＳＡＮはセンスアンプ制御信号、ＷＬＩ、ＷＬ２は
ワード線、ＢＬＩ、ＢＬ２はビット線、ＥＱはビット線
イコライズ信号、Ｃ１゜Ｃ２はメモリセルキャパシタ、
ＶＣＰはセルプレート電圧、ｖＢＬはビット線プリチャ
ージ電圧、Ｑい１ＩＱＩｌ１２はＰチャンネル型ＭＯＳ
トランジスタ（以下、ＰＭＯ８Ｔのように略記する）、
Ｑｎ＋ないしＱ。９はＮチャンネル型ＭＯＳトランジス
タ（以下、ＮＭＯ８Ｔのように略記する）である。
アンプ及びメモリセル付近の回路図、（Ｂ）は（Ａ）の
回路の信号波形図である。第２図（Ａ）において、ＳＡ
Ｐ、ＳＡＮはセンスアンプ制御信号、ＷＬＩ、ＷＬ２は
ワード線、ＢＬＩ、ＢＬ２はビット線、ＥＱはビット線
イコライズ信号、Ｃ１゜Ｃ２はメモリセルキャパシタ、
ＶＣＰはセルプレート電圧、ｖＢＬはビット線プリチャ
ージ電圧、Ｑい１ＩＱＩｌ１２はＰチャンネル型ＭＯＳ
トランジスタ（以下、ＰＭＯ８Ｔのように略記する）、
Ｑｎ＋ないしＱ。９はＮチャンネル型ＭＯＳトランジス
タ（以下、ＮＭＯ８Ｔのように略記する）である。
第３図は、メモリセル部の回路図で、Ｑ１０はＮチャン
ネル型ＭＯＳトランジスタ、ＷＬｌはワード線、ＢＬｌ
はビット線、Ｃ１はメモリセルキャパシタ、ＶＣＰはセ
ルプレート電圧で、Ｃ６Ｄはワード線を構成するメモリ
セルトランジスタのゲートとビット線に接続されたメモ
リセルトランジスタのドレイン間の寄生容量、ＣＣＳは
ワード線を構成するメモリセルトランジスタのゲートと
メモリセルキャパシタの電荷蓄積部に接続されたメモリ
セルトランジスタのソース間の寄生容量である。
ネル型ＭＯＳトランジスタ、ＷＬｌはワード線、ＢＬｌ
はビット線、Ｃ１はメモリセルキャパシタ、ＶＣＰはセ
ルプレート電圧で、Ｃ６Ｄはワード線を構成するメモリ
セルトランジスタのゲートとビット線に接続されたメモ
リセルトランジスタのドレイン間の寄生容量、ＣＣＳは
ワード線を構成するメモリセルトランジスタのゲートと
メモリセルキャパシタの電荷蓄積部に接続されたメモリ
セルトランジスタのソース間の寄生容量である。
以下に、このセンスアンプ回路の動作について説明する
。初期はメモリセルキャパシタＣ１には“Ｌ″が蓄積さ
れているものとする。まず、メモリセルキャパシタＣ１
の情報を読み出すとき、はじめは、信号ＥＱが“Ｈ”、
信号ＳＡＰと信号ＳＡＮが電源電圧（ＶＣＣ） の１／
２、ヒツト線ＢＬＩとビット線ＢＬ２は、ＶＣＣ／２で
ある電圧ＶＢＬにプリチャージされている。次に、信号
ＥＱが“Ｌ”となると、ビット線ＢＬＩとビット線ＢＬ
２はフローティング状態となる。次に、ワード線ＷＬＩ
を“Ｈ”とすることによりＮＭＯＳ ＴＱ、、３を通し
てメモリセルキャパシタＣ１の情報がビット線ＢＬＩに
読み出される。ここで信号ＳＡＰを“Ｈ”、信号ＳＡＮ
を“Ｌ″としセンスアンプを作動させることにより、ビ
ット線ＢＬＩとビット線ＢＬ２の電位差を増幅させ、ビ
ット線Ｂ Ｌ １を“Ｌ” ビット線ＢＬ２を“Ｈ”に
する。この後、ワード線ＷＬＩを“Ｌ″とすると、メモ
リセルキャパシタＣ１には増幅された情報が書き込まれ
る。最後に信号ＥＱを”Ｈ”、信号ＳＡＰと信号ＳＡＮ
をＶＣＣ／２とすると、ビット線ＢＬＩとヒツト線ＢＬ
２は、ｖＣＣ／２である電圧ＶＢＬにプリチャージされ
てメモリセルキャパシタＣ１の情報を読み出す前と同じ
状態となる。
。初期はメモリセルキャパシタＣ１には“Ｌ″が蓄積さ
れているものとする。まず、メモリセルキャパシタＣ１
の情報を読み出すとき、はじめは、信号ＥＱが“Ｈ”、
信号ＳＡＰと信号ＳＡＮが電源電圧（ＶＣＣ） の１／
２、ヒツト線ＢＬＩとビット線ＢＬ２は、ＶＣＣ／２で
ある電圧ＶＢＬにプリチャージされている。次に、信号
ＥＱが“Ｌ”となると、ビット線ＢＬＩとビット線ＢＬ
２はフローティング状態となる。次に、ワード線ＷＬＩ
を“Ｈ”とすることによりＮＭＯＳ ＴＱ、、３を通し
てメモリセルキャパシタＣ１の情報がビット線ＢＬＩに
読み出される。ここで信号ＳＡＰを“Ｈ”、信号ＳＡＮ
を“Ｌ″としセンスアンプを作動させることにより、ビ
ット線ＢＬＩとビット線ＢＬ２の電位差を増幅させ、ビ
ット線Ｂ Ｌ １を“Ｌ” ビット線ＢＬ２を“Ｈ”に
する。この後、ワード線ＷＬＩを“Ｌ″とすると、メモ
リセルキャパシタＣ１には増幅された情報が書き込まれ
る。最後に信号ＥＱを”Ｈ”、信号ＳＡＰと信号ＳＡＮ
をＶＣＣ／２とすると、ビット線ＢＬＩとヒツト線ＢＬ
２は、ｖＣＣ／２である電圧ＶＢＬにプリチャージされ
てメモリセルキャパシタＣ１の情報を読み出す前と同じ
状態となる。
発明が解決しようとする課題
メモリセル部では、第３図に示すようにワード線を構成
するメモリセルトランジスタのゲートとビット線に接続
されたメモリセルトランジスタのドレイン間の寄生容量
ＣＧＤやワード線を構成するメモリセルトランジスタの
ゲートとメモリセルキャパシタの電荷蓄積部に接続され
たメモリセルトランジスタのソース間の寄生容量Ｃｃｓ
があり、メモリセルの情報の読み出しあるいは書き込み
時にワード線を“Ｈ″ ｕＬ″にするとき、寄生容量
Ｃｃｏ、 Ｃａｓのカップリングの影響のため、ビッ
ト線やメモリセルキャパシタの電荷蓄積部の電位はワー
ド線の電位の変化と同方向に影響を受ける。特にメモリ
セルトランジスタのドレインやソースがフローティング
状態のときには、カップリングの影響を大きく受ける。
するメモリセルトランジスタのゲートとビット線に接続
されたメモリセルトランジスタのドレイン間の寄生容量
ＣＧＤやワード線を構成するメモリセルトランジスタの
ゲートとメモリセルキャパシタの電荷蓄積部に接続され
たメモリセルトランジスタのソース間の寄生容量Ｃｃｓ
があり、メモリセルの情報の読み出しあるいは書き込み
時にワード線を“Ｈ″ ｕＬ″にするとき、寄生容量
Ｃｃｏ、 Ｃａｓのカップリングの影響のため、ビッ
ト線やメモリセルキャパシタの電荷蓄積部の電位はワー
ド線の電位の変化と同方向に影響を受ける。特にメモリ
セルトランジスタのドレインやソースがフローティング
状態のときには、カップリングの影響を大きく受ける。
前記従来のようなセンスアンプ回路では、メモリセルの
情報の読み出し時には、ビット線がフローティング状態
で、ワード線が“Ｈ”になるとき、ビット線とメモリセ
ルキャパシタは“Ｈ”側へカップリングの影響を受けや
すい。一方、メモリセルの情報の書き込み時には、セン
スアンプが作動しており、ビット線が固定状態で、ワー
ド線がＩＩ Ｌ Ｈになるとき、ビット線とメモリセル
キャパシタはＬ ｎ側へカップリングの影響を受けにく
い。このため、情報の読み出し時にのみＨ”側へカップ
リングの影響を受けるため、メモリセルの“Ｌ”の情報
の書き込み及び読み出しが困難であった。
情報の読み出し時には、ビット線がフローティング状態
で、ワード線が“Ｈ”になるとき、ビット線とメモリセ
ルキャパシタは“Ｈ”側へカップリングの影響を受けや
すい。一方、メモリセルの情報の書き込み時には、セン
スアンプが作動しており、ビット線が固定状態で、ワー
ド線がＩＩ Ｌ Ｈになるとき、ビット線とメモリセル
キャパシタはＬ ｎ側へカップリングの影響を受けにく
い。このため、情報の読み出し時にのみＨ”側へカップ
リングの影響を受けるため、メモリセルの“Ｌ”の情報
の書き込み及び読み出しが困難であった。
課題を解決するための手段
本発明は、上記の問題点を解決するために、メモリセル
からビット線に読み出した信号をセンスアンプで論理電
圧゛Ｈ”と“Ｌ”に増幅した後、論理電圧“Ｌ″のビッ
ト線をフローティング状態とし、この論理電圧”Ｌ”の
ビット線の電位をさらに低い電位にすることにより、よ
り多くの負の電荷をメモリセルに書き込めるようにした
センスアンプ回路とする。
からビット線に読み出した信号をセンスアンプで論理電
圧゛Ｈ”と“Ｌ”に増幅した後、論理電圧“Ｌ″のビッ
ト線をフローティング状態とし、この論理電圧”Ｌ”の
ビット線の電位をさらに低い電位にすることにより、よ
り多くの負の電荷をメモリセルに書き込めるようにした
センスアンプ回路とする。
作用
このように、本発明のセンスアンプ回路では、メモリセ
ルへ“Ｌ”の情報の書き込み時に、ビット線がセンスア
ンプの“Ｌ”側のみフローティング状態とし、この論理
電圧“Ｌ”のビット線の電位をさらに低い電位にするこ
とにより、メモリセルへの“Ｌ”の電荷蓄積量が多くな
り、読み出し時に、ビット線がフローティング状態で、
ワード線が“Ｈ”になるときの“Ｈ”側へカップリング
の影響を受けても、メモリセルの“Ｌ”の情報が読み出
しやすくなる。
ルへ“Ｌ”の情報の書き込み時に、ビット線がセンスア
ンプの“Ｌ”側のみフローティング状態とし、この論理
電圧“Ｌ”のビット線の電位をさらに低い電位にするこ
とにより、メモリセルへの“Ｌ”の電荷蓄積量が多くな
り、読み出し時に、ビット線がフローティング状態で、
ワード線が“Ｈ”になるときの“Ｈ”側へカップリング
の影響を受けても、メモリセルの“Ｌ”の情報が読み出
しやすくなる。
実施例
以下、本発明の実施例を第１図を用いて説明する。第１
図は、本発明のセンスアンプ回路の一実施例を示す図で
、（Ａ）はセンスアンプ及びメモリセル付近の回路図、
（Ｂ）は（Ａ）の回路の信号波形図である。ＳＡＰ、Ｓ
ＡＮ、５ＡＮＣはセンスアンプ制御信号、ＢＣＩ、ＢＯ
２，ＢＯ２はビット線制御信号、ＷＬＩ、ＷＬ２はワー
ド線、ＢＬＩ。
図は、本発明のセンスアンプ回路の一実施例を示す図で
、（Ａ）はセンスアンプ及びメモリセル付近の回路図、
（Ｂ）は（Ａ）の回路の信号波形図である。ＳＡＰ、Ｓ
ＡＮ、５ＡＮＣはセンスアンプ制御信号、ＢＣＩ、ＢＯ
２，ＢＯ２はビット線制御信号、ＷＬＩ、ＷＬ２はワー
ド線、ＢＬＩ。
ＢＬ２はビット線、ＥＱはビット線イコライズ信号、Ｃ
Ｉ、Ｃ２はメモリセルキャパシタ、Ｃ３はビット線制御
用キャパシタ、ＶＣＰはセルプレート電圧、ｖＢＬはビ
ット線プリチャージ電圧、Ｑ ｐｌ＋ Ｑ、２はＰチ
ャンネル型ＭＯ８）ランジスタ（ＰＭＯ８Ｔ）、Ｑｎｌ
ないしＱｎ＋３はＮチャンネル型ＭＯ３）ランジスタ（
ＮＭＯ８Ｔ） 、Ｎ１．Ｎ２゜Ｎ３はノード名、１はメ
モリセル、２はセンスアンプ、３はビット線制御用回路
である。
Ｉ、Ｃ２はメモリセルキャパシタ、Ｃ３はビット線制御
用キャパシタ、ＶＣＰはセルプレート電圧、ｖＢＬはビ
ット線プリチャージ電圧、Ｑ ｐｌ＋ Ｑ、２はＰチ
ャンネル型ＭＯ８）ランジスタ（ＰＭＯ８Ｔ）、Ｑｎｌ
ないしＱｎ＋３はＮチャンネル型ＭＯ３）ランジスタ（
ＮＭＯ８Ｔ） 、Ｎ１．Ｎ２゜Ｎ３はノード名、１はメ
モリセル、２はセンスアンプ、３はビット線制御用回路
である。
なお、第１図の場合にもメモリセル部は第３図に示した
従来のメモリセル部と同様に構成されている。
従来のメモリセル部と同様に構成されている。
以下に、このセンスアンプ回路の動作について説明する
。初期はメモリセルキャパシタＣ１には“Ｌ”が蓄積さ
れているものとする。まず、メモリセルキャパシタＣ１
の情報を読み出すとき、はじめは、信号ＥＱが“Ｈ”、
信号ＳＡＰと信号ＳＡＮが電源電圧（ＶＣＣ）の１／２
、信号５ＡＮＣが“Ｌ″でビット線ＢＬ１とビット線Ｂ
Ｌ２は、ＶＣＣ／２である電圧ＶＢＬにプリチャージさ
れている。信号ＢＣＩはＬ”、信号ＢＣ２は“Ｌ Ｉ＋
信号ＢＣ３はＨ”である。次に、信号ＥＱが“Ｌ″とな
るとビット線ＢＬＩとビット線ＢＬ２はフローティング
状態となる。次に、ワード線ＷＬＩを“Ｈ”としＮＭＯ
８ＴＱｎ３を通してメモリセルキャパシタＣ１の情報が
ビット線ＢＬ１に読み出す。ここで信号ＳＡＰをＨ”、
信号ＳＡＮを“Ｌ″としセンスアンプを作動させること
により、ビット線ＢＬ１とビット線ＢＬ２の電位差を増
幅させ、ビット線ＢＬＩをＬ”、ビット線ＢＬ２を“Ｈ
”にする。ここで信号ＢＣＩを“Ｈ”、信号ＢＣ２を“
Ｌ″とすることにより、ノードＮ１は“Ｈ” ノードＮ
２は“Ｌ” ノードＮ３はＬ″となる。次に、信号５Ａ
ＮＣをＬ”とし“Ｌ”側のビット線のみフローティング
状態とした後、信号ＢＣ３をＬ”とすることにより、ビ
ット線制御用キャパシタＣ３のカップリングによりノー
ドＮ３の°“Ｌ”の電位はさらに低い電位になり、また
、ＮＭＯＳ Ｔ Ｑ＋＋□を通して、ビット線ＢＬＩの
”Ｌ”の電位もさらに低い電位になる。ここで、ワード
線ＷＬ１を“Ｌ”とし、メモリセルキャパシタＣ１には
増幅された情報が書き込まれる。最後に信号ＥＱをＨ″
、信号５ＡＮＣを“Ｈ”、信号ＢＣＩを“Ｌ”、信号Ｂ
Ｃ２を“Ｌ″、信号ＢＣ３を”Ｌ″、信号ＳＡＰと信号
ＳＡＮをＶＣＣ／２とすると、ビット線ＢＬｌとビット
線ＢＬ２は、ＶＣＣ／２である電圧ＶＢＬにプリチャー
ジされてメモリセルキャパシタｃ１の情報を読み出す前
と同じ状態となる。
。初期はメモリセルキャパシタＣ１には“Ｌ”が蓄積さ
れているものとする。まず、メモリセルキャパシタＣ１
の情報を読み出すとき、はじめは、信号ＥＱが“Ｈ”、
信号ＳＡＰと信号ＳＡＮが電源電圧（ＶＣＣ）の１／２
、信号５ＡＮＣが“Ｌ″でビット線ＢＬ１とビット線Ｂ
Ｌ２は、ＶＣＣ／２である電圧ＶＢＬにプリチャージさ
れている。信号ＢＣＩはＬ”、信号ＢＣ２は“Ｌ Ｉ＋
信号ＢＣ３はＨ”である。次に、信号ＥＱが“Ｌ″とな
るとビット線ＢＬＩとビット線ＢＬ２はフローティング
状態となる。次に、ワード線ＷＬＩを“Ｈ”としＮＭＯ
８ＴＱｎ３を通してメモリセルキャパシタＣ１の情報が
ビット線ＢＬ１に読み出す。ここで信号ＳＡＰをＨ”、
信号ＳＡＮを“Ｌ″としセンスアンプを作動させること
により、ビット線ＢＬ１とビット線ＢＬ２の電位差を増
幅させ、ビット線ＢＬＩをＬ”、ビット線ＢＬ２を“Ｈ
”にする。ここで信号ＢＣＩを“Ｈ”、信号ＢＣ２を“
Ｌ″とすることにより、ノードＮ１は“Ｈ” ノードＮ
２は“Ｌ” ノードＮ３はＬ″となる。次に、信号５Ａ
ＮＣをＬ”とし“Ｌ”側のビット線のみフローティング
状態とした後、信号ＢＣ３をＬ”とすることにより、ビ
ット線制御用キャパシタＣ３のカップリングによりノー
ドＮ３の°“Ｌ”の電位はさらに低い電位になり、また
、ＮＭＯＳ Ｔ Ｑ＋＋□を通して、ビット線ＢＬＩの
”Ｌ”の電位もさらに低い電位になる。ここで、ワード
線ＷＬ１を“Ｌ”とし、メモリセルキャパシタＣ１には
増幅された情報が書き込まれる。最後に信号ＥＱをＨ″
、信号５ＡＮＣを“Ｈ”、信号ＢＣＩを“Ｌ”、信号Ｂ
Ｃ２を“Ｌ″、信号ＢＣ３を”Ｌ″、信号ＳＡＰと信号
ＳＡＮをＶＣＣ／２とすると、ビット線ＢＬｌとビット
線ＢＬ２は、ＶＣＣ／２である電圧ＶＢＬにプリチャー
ジされてメモリセルキャパシタｃ１の情報を読み出す前
と同じ状態となる。
このセンスアンプ回路では、メモリセルへＬ”の情報を
書き込む時に、ビット線の“Ｌ”側の電位をさらに低い
電位にし、負の電荷蓄積量を多くすることにより、読み
出し時にワード線が“Ｈ”になるときのＨ”側へカップ
リングの影響を受けても“Ｌ”の情報を読み出しやすく
している。
書き込む時に、ビット線の“Ｌ”側の電位をさらに低い
電位にし、負の電荷蓄積量を多くすることにより、読み
出し時にワード線が“Ｈ”になるときのＨ”側へカップ
リングの影響を受けても“Ｌ”の情報を読み出しやすく
している。
発明の効果
以上のように、本発明のセンスアンプ回路によれば、メ
モリセル容量が小さくなっても、安定に読み出し動作が
可能となり、ひいては高速な半導体メモリ装置を供給で
きるようになり、その実用的効果は極めて大きい。
モリセル容量が小さくなっても、安定に読み出し動作が
可能となり、ひいては高速な半導体メモリ装置を供給で
きるようになり、その実用的効果は極めて大きい。
におけるセンスアンプ及びメモリセル付近の回路図、第
１図（Ｂ）は第１図（Ａ）の回路の信号波形図、第２図
（Ａ）は従来のセンスアンプ回路のセンスアンプ及びメ
モリセル付近の回路図、第２図（Ｂ）は第２図（Ａ）の
回路の信号波形図、第３図はメモリセル部の回路図であ
る。
１図（Ｂ）は第１図（Ａ）の回路の信号波形図、第２図
（Ａ）は従来のセンスアンプ回路のセンスアンプ及びメ
モリセル付近の回路図、第２図（Ｂ）は第２図（Ａ）の
回路の信号波形図、第３図はメモリセル部の回路図であ
る。
ＳＡＰ、ＳＡＮ、５ＡＮＣ・・目・・センスアンプ制御
信号、ＢＣＩ、ＢＯ２，ＢＯ２・・・・・・ビット線制
御信号、ＷＬＩ、ＷＬ２・・・・・・ワード線、ＢＬＩ
。
信号、ＢＣＩ、ＢＯ２，ＢＯ２・・・・・・ビット線制
御信号、ＷＬＩ、ＷＬ２・・・・・・ワード線、ＢＬＩ
。
ＢＬ２・・・・・・ビット線、ＥＱ・・・・・・ビット
線イコライ０ ズ信号、Ｃ１，Ｃ２・・・・・・メモリセルキャパシタ
、Ｃ３・・・・・・ビット線制御用キャパシタ、ＶＣＰ
・・・・・・セルプレート電圧、ｖＢＬ・・・・・・ビ
ット線プリチャージ電圧、Ｑｊｌ＋ Ｑｐ２・・・・
・・Ｐチャンネル型ＭＯＳトランジスタ、Ｑ ｎ ＋な
いしＱ。１３・・・・・・Ｎチャンネル型ＭＯＳトラン
ジスタ、Ｎｌ、Ｎ２．Ｎ３・・・・・・メート名、１・
・・・・・メモリセル、２・・・・・・センスアンプ、
３・・・・・・ビット線制御用回路、ＣＧｏ・・・・・
・ワード線を構成するメモリセルトランジスタのゲート
とビット線に接続されたメモリセルトランジスタのドレ
イン間の寄生容量、Ｃｃｓ・・・・・・ワード線を構成
するメモリセルトランジスタのゲートとメモリセルキャ
パシタの電荷蓄積部に接続されたメモリセルトランジス
タのソース間の寄生容量。
線イコライ０ ズ信号、Ｃ１，Ｃ２・・・・・・メモリセルキャパシタ
、Ｃ３・・・・・・ビット線制御用キャパシタ、ＶＣＰ
・・・・・・セルプレート電圧、ｖＢＬ・・・・・・ビ
ット線プリチャージ電圧、Ｑｊｌ＋ Ｑｐ２・・・・
・・Ｐチャンネル型ＭＯＳトランジスタ、Ｑ ｎ ＋な
いしＱ。１３・・・・・・Ｎチャンネル型ＭＯＳトラン
ジスタ、Ｎｌ、Ｎ２．Ｎ３・・・・・・メート名、１・
・・・・・メモリセル、２・・・・・・センスアンプ、
３・・・・・・ビット線制御用回路、ＣＧｏ・・・・・
・ワード線を構成するメモリセルトランジスタのゲート
とビット線に接続されたメモリセルトランジスタのドレ
イン間の寄生容量、Ｃｃｓ・・・・・・ワード線を構成
するメモリセルトランジスタのゲートとメモリセルキャ
パシタの電荷蓄積部に接続されたメモリセルトランジス
タのソース間の寄生容量。
Claims (1)
- メモリセルからビット線に読み出した信号をセンスアン
プで論理電圧“Ｈ”と“Ｌ”に増幅し、前記論理電圧“
Ｌ”のビット線の電位をさらに低い電位とする回路を有
することを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014140A JP3056498B2 (ja) | 1990-01-23 | 1990-01-23 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014140A JP3056498B2 (ja) | 1990-01-23 | 1990-01-23 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219490A true JPH03219490A (ja) | 1991-09-26 |
| JP3056498B2 JP3056498B2 (ja) | 2000-06-26 |
Family
ID=11852847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014140A Expired - Fee Related JP3056498B2 (ja) | 1990-01-23 | 1990-01-23 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3056498B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194296A (ja) * | 1984-10-16 | 1986-05-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6457490A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Dynamic ram |
-
1990
- 1990-01-23 JP JP2014140A patent/JP3056498B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194296A (ja) * | 1984-10-16 | 1986-05-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6457490A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Dynamic ram |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3056498B2 (ja) | 2000-06-26 |
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