JP2523879B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、センスアンプ回路に関するものである。
従来の技術 最近、半導体メモリ装置の高密度化が進み、特に、ダ
イナミック・ランダム・アクセス・メモリ（DRAM）の高
集積化，高密度化は、目覚ましいものがある。このよう
に高集積化，高密度化のためにメモリセル面積を小さく
するためメモリセル容量も小さくなってきている。この
ため、小さなメモリセル容量の情報を正確に読みだし、
またできるだけ大きな電荷量をメモリセルに書き込むこ
とが必要で、それはセンスアンプ回路によるところが大
きい。第２図は、従来のセンスアンプ回路で、（Ａ）は
センスアンプ及びメモリセル付近の回路図、（Ｂ）は
（Ａ）の回路の信号波形図である。SAP,SANはセンスア
ンプ制御信号、WL1,WL2はワード線、BL1,BL2はビット
線、EQはビット線イコライズ信号、C1,C2はメモリセル
キャパシタ、VCPはセルプレート電圧、VBLはビット線プ
リチャージ電圧、QP1,QP2はＰチャネル型MOSトランジス
タ（以下、PMOSTのように略記する）、Qn1ないしQn9は
Ｎチャネル型MOSトランジスタ（以下、NMOSTのように略
記する）である。第３図は、メモリセル部の回路図で、
Qn5はＮチャンネル型MOSトランジスタ、WL1はワード
線、BL1はビット線、C1はメモリセルキャパシタ、VCPは
セルプレート電圧で、CGDはワード線を構成するメモリ
セルトランジスタのゲートとビット線に接続されたメモ
リセルトランジスタのドレイン間の寄生容量、CGSはワ
ード線を構成するメモリセルトランジスタのゲートとメ
モリセルキャパシタの電荷蓄積部に接続されたメモリセ
ルトランジスタのソース間の寄生容量である。以下に、
このセンスアンプ回路の動作について説明する。初期は
メモリセルキャパシタC1には“L"、メモリセルキャパシ
タC2には“H"が蓄積されているものとする。まず、メモ
リセルキャパシタC1の情報を読み出すとき、はじめは、
信号EQが“H"、信号SAPと信号SANが電源電圧（VCC）の1
/2で、ビット線BL1とビット線BL2は、VCC/2である電圧V
BLにプリチャージされている。次に、信号EQが“L"とな
りビット線BL1とビット線BL2はフローティング状態とな
る。次に、ワード線WL1を“H"としNMOSTQn5を通してメ
モリセルキャパシタC1の情報がビット線BL1に読み出さ
れ、ここで信号SAPを“H"、信号SANを“L"としセンスア
ンプを作動させることにより、ビット線BL1とビット線B
L2の電位差を増幅させ、ビット線BL1を"L"、ビット線BL
2を“H"にする。この後、ワード線WL1を“L"とし、メモ
リセルキャパシタC1には増幅された情報が書き込まれ
る。最後に信号EQを“H"、信号SAPと信号SANをVCC/2と
し、ビット線BL1とビット線BL2は、VCC/2である電圧VBL
にプリチャージされてメモリセルキャパシタC1の情報を
読み出す前と同じ状態となる。また、メモリセルキャパ
シタC2の情報を読み出すときも同様に、信号EQが“H"、
信号SAPと信号SANがVCC/2でビット線BL1とビット線BL2
は電圧VBLにプリチャージされている。次に、信号EQが
“L"となりビット線BL1とビット線BL2はフローティング
状態となる。次に、ワード線WL2を“H"としNMOSTQn6を
通してメモリセルキャパシタC2の情報がビット線BL2に
読み出され、ここで、信号SAPを“H"、信号SANを“L"と
しセンスアンプを作動させることにより、ビット線BL1
とビット線BL2の電位差を増幅させ、ビット線BL1を
“L"、ビット線BL2を“H"にする。この後、ワード線WL2
を“L"とし、メモリセルキャパシタC2には増幅された情
報が書き込まれる。最後に信号EQを“H"、信号SAPと信
号SANをVCC/2とし、ビット線BL1とビット線BL2は電圧VB
LにプリチャージされてメモリセルキャパシタC2の情報
を読み出す前と同じ状態となる。
イナミック・ランダム・アクセス・メモリ（DRAM）の高
集積化，高密度化は、目覚ましいものがある。このよう
に高集積化，高密度化のためにメモリセル面積を小さく
するためメモリセル容量も小さくなってきている。この
ため、小さなメモリセル容量の情報を正確に読みだし、
またできるだけ大きな電荷量をメモリセルに書き込むこ
とが必要で、それはセンスアンプ回路によるところが大
きい。第２図は、従来のセンスアンプ回路で、（Ａ）は
センスアンプ及びメモリセル付近の回路図、（Ｂ）は
（Ａ）の回路の信号波形図である。SAP,SANはセンスア
ンプ制御信号、WL1,WL2はワード線、BL1,BL2はビット
線、EQはビット線イコライズ信号、C1,C2はメモリセル
キャパシタ、VCPはセルプレート電圧、VBLはビット線プ
リチャージ電圧、QP1,QP2はＰチャネル型MOSトランジス
タ（以下、PMOSTのように略記する）、Qn1ないしQn9は
Ｎチャネル型MOSトランジスタ（以下、NMOSTのように略
記する）である。第３図は、メモリセル部の回路図で、
Qn5はＮチャンネル型MOSトランジスタ、WL1はワード
線、BL1はビット線、C1はメモリセルキャパシタ、VCPは
セルプレート電圧で、CGDはワード線を構成するメモリ
セルトランジスタのゲートとビット線に接続されたメモ
リセルトランジスタのドレイン間の寄生容量、CGSはワ
ード線を構成するメモリセルトランジスタのゲートとメ
モリセルキャパシタの電荷蓄積部に接続されたメモリセ
ルトランジスタのソース間の寄生容量である。以下に、
このセンスアンプ回路の動作について説明する。初期は
メモリセルキャパシタC1には“L"、メモリセルキャパシ
タC2には“H"が蓄積されているものとする。まず、メモ
リセルキャパシタC1の情報を読み出すとき、はじめは、
信号EQが“H"、信号SAPと信号SANが電源電圧（VCC）の1
/2で、ビット線BL1とビット線BL2は、VCC/2である電圧V
BLにプリチャージされている。次に、信号EQが“L"とな
りビット線BL1とビット線BL2はフローティング状態とな
る。次に、ワード線WL1を“H"としNMOSTQn5を通してメ
モリセルキャパシタC1の情報がビット線BL1に読み出さ
れ、ここで信号SAPを“H"、信号SANを“L"としセンスア
ンプを作動させることにより、ビット線BL1とビット線B
L2の電位差を増幅させ、ビット線BL1を"L"、ビット線BL
2を“H"にする。この後、ワード線WL1を“L"とし、メモ
リセルキャパシタC1には増幅された情報が書き込まれ
る。最後に信号EQを“H"、信号SAPと信号SANをVCC/2と
し、ビット線BL1とビット線BL2は、VCC/2である電圧VBL
にプリチャージされてメモリセルキャパシタC1の情報を
読み出す前と同じ状態となる。また、メモリセルキャパ
シタC2の情報を読み出すときも同様に、信号EQが“H"、
信号SAPと信号SANがVCC/2でビット線BL1とビット線BL2
は電圧VBLにプリチャージされている。次に、信号EQが
“L"となりビット線BL1とビット線BL2はフローティング
状態となる。次に、ワード線WL2を“H"としNMOSTQn6を
通してメモリセルキャパシタC2の情報がビット線BL2に
読み出され、ここで、信号SAPを“H"、信号SANを“L"と
しセンスアンプを作動させることにより、ビット線BL1
とビット線BL2の電位差を増幅させ、ビット線BL1を
“L"、ビット線BL2を“H"にする。この後、ワード線WL2
を“L"とし、メモリセルキャパシタC2には増幅された情
報が書き込まれる。最後に信号EQを“H"、信号SAPと信
号SANをVCC/2とし、ビット線BL1とビット線BL2は電圧VB
LにプリチャージされてメモリセルキャパシタC2の情報
を読み出す前と同じ状態となる。
発明が解決しようとする課題 メモリセル部では、第２図に示すようにワード線を構
成するメモリセルトランジスタのゲートとビット線に接
続されたメモリセルトランジスタのドレイン間の寄生容
量CGDやワード線を構成するメモリセルトランジスタの
ゲートとメモリセルキャパシタの電荷蓄積部に接続され
たメモリセルトランジスタのソース間の寄生容量CGSが
あり、メモリセルの情報の読み出しあるいは書き込み時
にワード線を“H",“L"にするとき、寄生容量CGD,GGSの
カップリングの影響のため、ビット線やメモリセルキャ
パシタの電荷蓄積部の電位はワード線の電位の変化と同
方向に影響を受ける。特にメモリセルトランジスタのド
レインやソースがフローティング状態のときには、カッ
プリングの影響を大きく受ける。前記従来のようなセン
スアンプ回路では、メモリセルの情報の読み出し時に
は、ビット線がフローティング状態で、ワード線が“H"
になるとき、ビット線とメモリセルキャパシタは“H"側
へカップリングの影響を受けやすい。一方、メモリセル
の情報の書き込み時には、センスアンプが作動してお
り、ビット線が固定状態で、ワード線が“L"になると
き、ビット線とメモリセルキャパシタは“L"側へカップ
リングの影響を受けにくい。このため、情報の読み出し
時にのみ“H"側へカップリングの影響を受けるため、メ
モリセルの“L"の情報の書き込み及び読み出しが困難で
あった。
成するメモリセルトランジスタのゲートとビット線に接
続されたメモリセルトランジスタのドレイン間の寄生容
量CGDやワード線を構成するメモリセルトランジスタの
ゲートとメモリセルキャパシタの電荷蓄積部に接続され
たメモリセルトランジスタのソース間の寄生容量CGSが
あり、メモリセルの情報の読み出しあるいは書き込み時
にワード線を“H",“L"にするとき、寄生容量CGD,GGSの
カップリングの影響のため、ビット線やメモリセルキャ
パシタの電荷蓄積部の電位はワード線の電位の変化と同
方向に影響を受ける。特にメモリセルトランジスタのド
レインやソースがフローティング状態のときには、カッ
プリングの影響を大きく受ける。前記従来のようなセン
スアンプ回路では、メモリセルの情報の読み出し時に
は、ビット線がフローティング状態で、ワード線が“H"
になるとき、ビット線とメモリセルキャパシタは“H"側
へカップリングの影響を受けやすい。一方、メモリセル
の情報の書き込み時には、センスアンプが作動してお
り、ビット線が固定状態で、ワード線が“L"になると
き、ビット線とメモリセルキャパシタは“L"側へカップ
リングの影響を受けにくい。このため、情報の読み出し
時にのみ“H"側へカップリングの影響を受けるため、メ
モリセルの“L"の情報の書き込み及び読み出しが困難で
あった。
課題を解決するための手段 本発明は、上記の問題点を解決するために、３種類の
センスアンプの制御信号SAP,SAN,SANCを有し、PMOST1の
ソースとPMOST2のソースがSAPに接続され、NMOST1のソ
ースとNMOST2のソースが信号SANに接続され、NMOST3の
ゲートとNMOST4のゲートが信号SANCに接続され、PMOST1
のドレインとPMOST2のゲートとNMOST3のドレインが第一
のビット線BL1に接続され、PMOST2のドレインとPMOST1
のゲートとNMOST4のドレインがBL2に接続され、NMOST1
のドレインとNMOST2のゲートとNMOST3のソースが接続さ
れ、NMOST2のドレインとNMOST1のゲートとNMOST4のソー
スが接続され、BL1にはゲートがWL1であるトランジスタ
を介して第１のメモリセルキャパシタが接続され、BL2
にはゲートがWL2であるトランジスタを介して第２のメ
モリセルキャパシタが接続された構成で、センスアンプ
の動作終了後で、前記ワード線を立ち下げる前に信号SA
NCの論理電圧を“L"とするセンスアンプ回路である。
センスアンプの制御信号SAP,SAN,SANCを有し、PMOST1の
ソースとPMOST2のソースがSAPに接続され、NMOST1のソ
ースとNMOST2のソースが信号SANに接続され、NMOST3の
ゲートとNMOST4のゲートが信号SANCに接続され、PMOST1
のドレインとPMOST2のゲートとNMOST3のドレインが第一
のビット線BL1に接続され、PMOST2のドレインとPMOST1
のゲートとNMOST4のドレインがBL2に接続され、NMOST1
のドレインとNMOST2のゲートとNMOST3のソースが接続さ
れ、NMOST2のドレインとNMOST1のゲートとNMOST4のソー
スが接続され、BL1にはゲートがWL1であるトランジスタ
を介して第１のメモリセルキャパシタが接続され、BL2
にはゲートがWL2であるトランジスタを介して第２のメ
モリセルキャパシタが接続された構成で、センスアンプ
の動作終了後で、前記ワード線を立ち下げる前に信号SA
NCの論理電圧を“L"とするセンスアンプ回路である。
作用 このように、本発明のセンスアンプ回路では、メモリ
セルへ“L"の情報の書き込み時に、ビット線がセンスア
ンプの“L"側のみフローティング状態とし、ワード線が
“L"になるとき、寄生容量CGD、CGSのためビット線とメ
モリセルキャパシタは“L"側へのカップリングの影響を
受け、メモリセルへの“L"の電荷蓄積量が大きくなり、
読み出し時に、ビット線がフローティング状態で、ワー
ド線が“H"になるときの“H"側へカップリングの影響を
キャンセルし、メモリセルの“L"の情報が読み出しやす
くなった。
セルへ“L"の情報の書き込み時に、ビット線がセンスア
ンプの“L"側のみフローティング状態とし、ワード線が
“L"になるとき、寄生容量CGD、CGSのためビット線とメ
モリセルキャパシタは“L"側へのカップリングの影響を
受け、メモリセルへの“L"の電荷蓄積量が大きくなり、
読み出し時に、ビット線がフローティング状態で、ワー
ド線が“H"になるときの“H"側へカップリングの影響を
キャンセルし、メモリセルの“L"の情報が読み出しやす
くなった。
実施例 以下、本発明の実施例によって第１図を用いて説明す
る。第１図は、本発明のセンスアンプ回路の一実施例を
示す図で、（Ａ）はセンスアンプ及びメモリセル付近の
回路図、（Ｂ）は（Ａ）の回路の信号波形図である。SA
P,SAN,SANCはセンスアンプ制御信号、WL1,WL2はワード
線、BL1,BL2はビット線、EQはビット線イコライズ信
号、C1,C2はメモリセルキャパシタ、VCPはセルプレート
電圧、VBLはビット線プリチャージ電圧、Qp1,QP2はＰチ
ャンネル型MOSトランジスタ（PMOST）、Qn1ないしQn9は
Ｎチャネル型MOSトランジスタ（NMOST）である。第３図
は、従来例と同じメモリセル部の回路図で、Qn5はＮチ
ャンネル型MOSトランジスタ、WL1ワード線、BL1はビッ
ト線、C1はメモリセルキャパシタ、VCPはセルプレート
電圧で、CGDはワード線を構成するメモリセルトランジ
スタのゲートとビット線に接続されたメモリセルトラン
ジスタのドレイン間の寄生容量、GGSはワード線を構成
するメモリセルトランジスタのゲートとメモリセルキャ
パシタの電荷蓄積部に接続されたメモリセルトランジス
タのソース間の寄生容量である。以下に、このセンスア
ンプ回路の動作について説明する。初期はメモリセルキ
ャパシタC1には“L"、メモリセルキャパシタC2には“H"
が蓄積されているものとする。まず、メモリセルキャパ
シタC1の情報を読み出すとき、はじめは、信号EQが
“H"、信号SAPと信号SANが電源電圧（VCC）の1/2、信号
SANCが“H"でビット線BL1とビット線BL2は、VCC/2であ
る電圧VBLにプリチャージされている。次に、信号EQが
“L"となりビット線BL1とビット線BL2はフローティング
状態となる。次に、ワード線WL1を“H"とし、NMOSTQn5
を通してメモリセルキャパシタC1の情報がビット線BL1
に読み出される。ワード線WL1の電位を“H"とすると
き、第３図で示されたワード線を構成するメモリセルト
ランジスタのゲートとドレインおよびソースの寄生容量
ＣGDおよびＣGSによって、ビット線BL1はメモリセルキ
ャパシタC1から読み出された電荷による電位の変動に加
え電位が上昇する方向のカップリングを受ける。次に、
信号SAPを“H"、信号SANを“L"としセンスアンプを作動
させることにより、ビット線BL1とビット線BL2の電位差
を増幅させ、ビット線BL1を“L"、ビット線BL2を“H"に
する。ここで信号SANCを“L"とし、“L"側のビット線の
みフローティング状態とした後、ワード線WL1を“L"と
し、メモリセルキャパシタC1にはセンスアンプで増幅さ
れるとともに、第３図で示されたワード線を構成するメ
モリセルトランジスタのゲートとドレインおよびソース
の寄生容量ＣGDおよびＣGSによって、ワード線の電位を
変化させ“L"とするときにそのカップリングにより“L"
側のビット線のメモリセルキャパシタには接地電圧0V以
下の負の電位にまで下がる。（第１図でWL1立ち下がり
時にBL1の電位が負の電位になる。）これは、メモリセ
ルキャパシタへの“L"の情報の書き込みにおいて、より
多くの電荷を蓄積することを意味する。最後に信号EQを
“H"、信号SANCを“H"、信号SAPと信号SANをVCC/2と
し、ビット線BL1とビット線BL2は電圧VBLにプリチャー
ジされてとし、メモリセルキャパシタC1の情報を読み出
す前と同じ状態となる。ここで、情報の読み出し時にビ
ット線の電位が上昇する方向に受けたカップリングの影
響は、情報の読み出し終了後のワード線の電位を“L"と
するときのカップリングによってキャンセルされること
となる。
る。第１図は、本発明のセンスアンプ回路の一実施例を
示す図で、（Ａ）はセンスアンプ及びメモリセル付近の
回路図、（Ｂ）は（Ａ）の回路の信号波形図である。SA
P,SAN,SANCはセンスアンプ制御信号、WL1,WL2はワード
線、BL1,BL2はビット線、EQはビット線イコライズ信
号、C1,C2はメモリセルキャパシタ、VCPはセルプレート
電圧、VBLはビット線プリチャージ電圧、Qp1,QP2はＰチ
ャンネル型MOSトランジスタ（PMOST）、Qn1ないしQn9は
Ｎチャネル型MOSトランジスタ（NMOST）である。第３図
は、従来例と同じメモリセル部の回路図で、Qn5はＮチ
ャンネル型MOSトランジスタ、WL1ワード線、BL1はビッ
ト線、C1はメモリセルキャパシタ、VCPはセルプレート
電圧で、CGDはワード線を構成するメモリセルトランジ
スタのゲートとビット線に接続されたメモリセルトラン
ジスタのドレイン間の寄生容量、GGSはワード線を構成
するメモリセルトランジスタのゲートとメモリセルキャ
パシタの電荷蓄積部に接続されたメモリセルトランジス
タのソース間の寄生容量である。以下に、このセンスア
ンプ回路の動作について説明する。初期はメモリセルキ
ャパシタC1には“L"、メモリセルキャパシタC2には“H"
が蓄積されているものとする。まず、メモリセルキャパ
シタC1の情報を読み出すとき、はじめは、信号EQが
“H"、信号SAPと信号SANが電源電圧（VCC）の1/2、信号
SANCが“H"でビット線BL1とビット線BL2は、VCC/2であ
る電圧VBLにプリチャージされている。次に、信号EQが
“L"となりビット線BL1とビット線BL2はフローティング
状態となる。次に、ワード線WL1を“H"とし、NMOSTQn5
を通してメモリセルキャパシタC1の情報がビット線BL1
に読み出される。ワード線WL1の電位を“H"とすると
き、第３図で示されたワード線を構成するメモリセルト
ランジスタのゲートとドレインおよびソースの寄生容量
ＣGDおよびＣGSによって、ビット線BL1はメモリセルキ
ャパシタC1から読み出された電荷による電位の変動に加
え電位が上昇する方向のカップリングを受ける。次に、
信号SAPを“H"、信号SANを“L"としセンスアンプを作動
させることにより、ビット線BL1とビット線BL2の電位差
を増幅させ、ビット線BL1を“L"、ビット線BL2を“H"に
する。ここで信号SANCを“L"とし、“L"側のビット線の
みフローティング状態とした後、ワード線WL1を“L"と
し、メモリセルキャパシタC1にはセンスアンプで増幅さ
れるとともに、第３図で示されたワード線を構成するメ
モリセルトランジスタのゲートとドレインおよびソース
の寄生容量ＣGDおよびＣGSによって、ワード線の電位を
変化させ“L"とするときにそのカップリングにより“L"
側のビット線のメモリセルキャパシタには接地電圧0V以
下の負の電位にまで下がる。（第１図でWL1立ち下がり
時にBL1の電位が負の電位になる。）これは、メモリセ
ルキャパシタへの“L"の情報の書き込みにおいて、より
多くの電荷を蓄積することを意味する。最後に信号EQを
“H"、信号SANCを“H"、信号SAPと信号SANをVCC/2と
し、ビット線BL1とビット線BL2は電圧VBLにプリチャー
ジされてとし、メモリセルキャパシタC1の情報を読み出
す前と同じ状態となる。ここで、情報の読み出し時にビ
ット線の電位が上昇する方向に受けたカップリングの影
響は、情報の読み出し終了後のワード線の電位を“L"と
するときのカップリングによってキャンセルされること
となる。
また、メモリセルキャパシタC2の情報を読み出すとき
も同様に、信号Ｑが“H"、信号SAPと信号SANをVCC/2、
信号SANCが“H"でビット線BL1とビット線BL2は電圧VBL
にプリチャージされている。次に、信号EQが“L"となり
ビット線BL1とビット線BL2はフローティング状態とな
る。次に、ワード線WL2を“H"とし、NMOSTQn6を通して
メモリセルキャパシタC2の情報がビット線BL2に読み出
される。ワード線WL2の電位を“H"とするとき、第３図
で示されたワード線を構成するメモリセルトランジスタ
のゲートとドレインおよびソースの寄生容量ＣGDおよび
ＣGSによって、ビット線BL2はメモリセルキャパシタC2
から読み出された電荷による電位の変動に加え電位が上
昇する方向のカップリングを受ける。次に、信号SAPを
“H"、信号SANを“L"としセンスアンプを作動させるこ
とにより、ビット線BL1とビット線BL2の電位差を増幅さ
せ、ビット線BL1を“L"、ビット線BL2を“H"にする。こ
こで信号SANCを“L"とし、“L"側のビット線のみフロー
ティング状態とした後、ワード線WL2を“L"とし、メモ
リセルキャパシタC2にはセンスアンプで増幅されるとと
もに、ワード線を構成するメモリセルトランジスタのゲ
ートとドレインおよびソースの寄生容量ＣGDおよびＣGS
によって、ワード線の電位を変化させ“L"とするときに
そのカップリングにより“L"側のビット線のメモリセル
キャパシタには接地電圧0V以下の負の電位にまで下が
る。（第１図でWL2立ち下がり時にBL2の電位が負の電位
になる。）これは上記と同様に、メモリセルキャパシタ
への“L"の情報の書き込みにおいて、より多くの電荷を
蓄積することを意味する。最後に信号EQを“H"、信号SA
NCを“H"、信号SAPと信号SANをVCC/2とし、ビット線BL1
とビット線BL2は電圧VBLにプリチャージされてとし、メ
モリセルキャパシタC2の情報を読み出す前と同じ状態と
なる。ここでも、情報の読み出し時にビット線の電位が
上昇する方向に受けたカップリングの影響は、情報の読
み出し終了後のワード線の電位を“L"とするときのカッ
プリングによってキャンセルされることとなる。
も同様に、信号Ｑが“H"、信号SAPと信号SANをVCC/2、
信号SANCが“H"でビット線BL1とビット線BL2は電圧VBL
にプリチャージされている。次に、信号EQが“L"となり
ビット線BL1とビット線BL2はフローティング状態とな
る。次に、ワード線WL2を“H"とし、NMOSTQn6を通して
メモリセルキャパシタC2の情報がビット線BL2に読み出
される。ワード線WL2の電位を“H"とするとき、第３図
で示されたワード線を構成するメモリセルトランジスタ
のゲートとドレインおよびソースの寄生容量ＣGDおよび
ＣGSによって、ビット線BL2はメモリセルキャパシタC2
から読み出された電荷による電位の変動に加え電位が上
昇する方向のカップリングを受ける。次に、信号SAPを
“H"、信号SANを“L"としセンスアンプを作動させるこ
とにより、ビット線BL1とビット線BL2の電位差を増幅さ
せ、ビット線BL1を“L"、ビット線BL2を“H"にする。こ
こで信号SANCを“L"とし、“L"側のビット線のみフロー
ティング状態とした後、ワード線WL2を“L"とし、メモ
リセルキャパシタC2にはセンスアンプで増幅されるとと
もに、ワード線を構成するメモリセルトランジスタのゲ
ートとドレインおよびソースの寄生容量ＣGDおよびＣGS
によって、ワード線の電位を変化させ“L"とするときに
そのカップリングにより“L"側のビット線のメモリセル
キャパシタには接地電圧0V以下の負の電位にまで下が
る。（第１図でWL2立ち下がり時にBL2の電位が負の電位
になる。）これは上記と同様に、メモリセルキャパシタ
への“L"の情報の書き込みにおいて、より多くの電荷を
蓄積することを意味する。最後に信号EQを“H"、信号SA
NCを“H"、信号SAPと信号SANをVCC/2とし、ビット線BL1
とビット線BL2は電圧VBLにプリチャージされてとし、メ
モリセルキャパシタC2の情報を読み出す前と同じ状態と
なる。ここでも、情報の読み出し時にビット線の電位が
上昇する方向に受けたカップリングの影響は、情報の読
み出し終了後のワード線の電位を“L"とするときのカッ
プリングによってキャンセルされることとなる。
このように、情報の読み出し終了後の情報の再書き込
み時により多くの電荷を蓄積することによって、読み出
し時のワード線のカップリングによる影響をキャンセル
し、“L"の情報の確実な読み出しを可能とするものであ
る。ちなみに、“H"の情報については、再書き込み時に
はワード線のカップリングの影響はほとんどなく、読み
出し時には電位の高い側にカップリングの影響を受け、
よりよい方向となる。
み時により多くの電荷を蓄積することによって、読み出
し時のワード線のカップリングによる影響をキャンセル
し、“L"の情報の確実な読み出しを可能とするものであ
る。ちなみに、“H"の情報については、再書き込み時に
はワード線のカップリングの影響はほとんどなく、読み
出し時には電位の高い側にカップリングの影響を受け、
よりよい方向となる。
発明の効果 以上のように、本発明のセンスアンプ回路によれば、
メモリセル容量が小さくなっても、安定に読み出し動作
が可能となり、ひいては高速な半導体メモリ装置を供給
できるようになり、その実用的効果は極めて大きい。
メモリセル容量が小さくなっても、安定に読み出し動作
が可能となり、ひいては高速な半導体メモリ装置を供給
できるようになり、その実用的効果は極めて大きい。
第１図は本発明によるセンスアンプ回路の一実施例を示
す図で、（Ａ）はセンスアンプ及びメモリセル付近の回
路図、（Ｂ）は（Ａ）の回路の信号波形図、第２図は、
従来のセンスアンプ回路で、（Ａ）はセンスアンプ及び
メモリセル付近の回路図、（Ｂ）は（Ａ）の回路の信号
波形図、第３図はメモリセル部の回路図である。 SAP,SAN,SANC……センスアンプ制御信号、WL1,WL2……
ワード線、BL1,BL2……ビット線、EQ……ビット線イコ
ライズ信号、C1,C2……メモリセルキャパシタ、VCP……
セルプレート電圧、VBL……ビット線プリチャージ電
圧、Qp1,QP2……Ｐチャンネル型MOSトランジスタ、Qn1
ないしQn9……Ｎチャンネル型MOSトランジスタ、CGD…
…ワード線を構成するメモリセルトランジスタのゲート
とビット線に接続されたメモリセルトランジスタのドレ
イン間の寄生容量、CGS……ワード線を構成するメモリ
セルトランジスタのゲートとメモリセルキャパシタの電
荷蓄積部に接続されたメモリセルトランジスタのソース
間の寄生容量。
す図で、（Ａ）はセンスアンプ及びメモリセル付近の回
路図、（Ｂ）は（Ａ）の回路の信号波形図、第２図は、
従来のセンスアンプ回路で、（Ａ）はセンスアンプ及び
メモリセル付近の回路図、（Ｂ）は（Ａ）の回路の信号
波形図、第３図はメモリセル部の回路図である。 SAP,SAN,SANC……センスアンプ制御信号、WL1,WL2……
ワード線、BL1,BL2……ビット線、EQ……ビット線イコ
ライズ信号、C1,C2……メモリセルキャパシタ、VCP……
セルプレート電圧、VBL……ビット線プリチャージ電
圧、Qp1,QP2……Ｐチャンネル型MOSトランジスタ、Qn1
ないしQn9……Ｎチャンネル型MOSトランジスタ、CGD…
…ワード線を構成するメモリセルトランジスタのゲート
とビット線に接続されたメモリセルトランジスタのドレ
イン間の寄生容量、CGS……ワード線を構成するメモリ
セルトランジスタのゲートとメモリセルキャパシタの電
荷蓄積部に接続されたメモリセルトランジスタのソース
間の寄生容量。
Claims (1)
- 【請求項１】３種類のセンスアンプの制御信号（この３
種類の制御信号名をSAP,SAN SANCとする）を有し、第一
のＰチャネル型MOSトランジスタ（以下、PMOST1のよう
に略記する。以下同様）のソースとPMOST2のソースがSA
Pに接続され、第一のＮチャネル型MOSトランジスタ（以
下、NMOST1のように略記する。以下同様）のソースとNM
OST2のソースが信号SANに接続され、NMOST3のゲートとN
MOST4のゲートが信号SANCに接続され、PMOST1のドレイ
ンとPMOST2のゲートとNMOST3のドレインが第一のビット
線（以下、BL1のように略記する。以下同様）に接続さ
れ、PMOST2のドレインとPMOST1のゲートとNMOST4のドレ
インがBL2に接続されNMOST1のドレインとNMOST2のゲー
トとNMOST3のソースが接続され、、NMOST2のドレインと
NMOST1のゲートとNMOST4のソースが接続され、BL1には
ゲートが第１のワード線（以下、WL1のように略する。
以下同様）であるトランジスタを介して第１のメモリセ
ルキャパシタが接続され、BL2にはゲートがWL2であるト
ランジスタを介して第２のメモリセルキャパシタが接続
された構成で、センスアンプの動作終了後で、前記ワー
ド線を立ち下げる前に信号SANCの論理電圧を“L"とする
ことを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155304A JP2523879B2 (ja) | 1989-06-16 | 1989-06-16 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155304A JP2523879B2 (ja) | 1989-06-16 | 1989-06-16 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319193A JPH0319193A (ja) | 1991-01-28 |
| JP2523879B2 true JP2523879B2 (ja) | 1996-08-14 |
Family
ID=15602975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155304A Expired - Fee Related JP2523879B2 (ja) | 1989-06-16 | 1989-06-16 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523879B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301097A (ja) * | 1989-05-15 | 1990-12-13 | Toshiba Corp | ダイナミック型ランダムアクセスメモリ |
-
1989
- 1989-06-16 JP JP1155304A patent/JP2523879B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319193A (ja) | 1991-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |