JPH0319192A - 昇圧信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、ダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭという）等の半導体記憶装置などにお
ける昇圧信号発生回路に関するものである。

（従来の技術） 従来、例えばＤＲＡＭにおいては、ワード線駆動回路等
に、接地電位ＶＳＳレベルと電源電位ＶＣＣレベルより
高い昇圧電位との間で振幅する信号を用いている。この
ような信号を発生させるための昇圧信号発生回路の一例
を第２図に示す。

第２図は、従来の昇圧信号発生回路の一構戒例を示す回
路図である。

この昇圧信号発生回路は、半導体基板に形成され、低レ
ベルと高レベルに変化する入力信号ＶＩを入力するため
の入力端子ｌと、出力信号ＶＯを出力するための出力端
子２とを備え、その入力端子ｌと出力端子２の間には、
昇圧回路１０及び出力回路２０とが接続されている。

昇圧凹路ＩＯは、入力信号ＶＩを昇圧する回路であり、
入力端子ｌに接続された信号発生回路１１を有している
。信号発生回路ｌ１は、縦続接続された２個のインバー
タ１１ａ．１ｌｂで構成されている。インバータ１１ａ
．１ｌｂ間のノードｌには、プリチャージ回Ｂ１２が接
続され、さらにインバータｌｌｂは、ノードＮ２に接続
されている。

プリチャージ回路ｌ２は、回路内ノードＮ４（以下、ノ
ードＮ４という〉をプリチャージする回路であり、ノー
ドＮｌとノードＮ３の間に接続されたキャパシタ１２ａ
を有している。ノードＮ３には、負荷用のＮチャネル型
ＭＯＳトランジスタ（以下、ＮＭＯＳという〉１２ｂが
接続されている。電源電位ｖＣＣとノードＮ４の間には
、ノードＮ３の電位により、オン・オフ動作するＮＭＯ
Ｓ１２ｃが接続されている。

キャパシタ１３は、プリチャージ回路１０によってプリ
チャージされたノードＮ４の電位を昇圧する機能を有し
、ノードＮ２とノードＮ４の間に接続されている。

出力回路２０は、ノードＮ１上の電位に基づき、ノード
Ｎ４の電位と接地電位ＶＳＳとの間で振幅する出力信号
■０を出力端子２から出力する回路である。この出力回
路２０は、インバータ２０ａ、ＮＭＯＳ２０ｂ〜２０ｇ
，２０ｉ及びキャパシタ２０ｈより楕或されている。な
お、第２図中のＮ５，Ｎ６，Ｎ７及びＮ８は、出力回路
２０中の各ノードである。

次に、第３図（ａ＞，（ｂ）を参照しつつ、（ｉ〉セッ
ト時の動作と（ｉｉ）リセット時の動作を説明する。

第３図は、第２図に示す従来の昇圧信号発生回路の動作
波形図であり、同図（ａ）はセット時の、同図（ｂ）は
リセット時の動作波形図である。なお、ＶＴはトランジ
スタのしきい値電圧であり、ＶＡ，ＶＢ及びＶＣは、そ
れぞれ昇圧電圧である。

（ｉ＞　　セット時の動作 セット時には、入力信号ＶＩが低レベル（例えばＶＳＳ
レベル）から高レベル（例えば■ＣＣレベル）になると
、インバータｌｌａによってノードＮ１の電位は、■Ｃ
ＣレベルからＶＳＳレベルに反転される。ノードＮ１に
接続されたＮＭＯＳ２０ｄ，２０ｇはオフする。

ノードＮ１の電位がｖＳＳレベルに反転されると、キャ
パシタ１２ａを介してノードＮ３の電位は、ＶＣＣ＋Ｖ
ＡレベルからＶＣＣ−ＶＴレベルに下がる。電圧ＶＡは
、キャパシタ１２ａの容量とノードＮ３の寄生容量との
比によって決まる値であり、ＶＡ＞ＶＴに設定されてい
る。この時、ノードＮ４の電位はＶＣＣレベルなので、
ＮＭＯＳ１２ｃはカットオフ状態にある。

ＮＭＯＳ２０ｄ，２０ｇがオフした後、インバータｌｌ
ｂにより、ノードＮ２の電位がＶＳＳレベルから■ＣＣ
レベルに反転される。この時、ノードＮ４の電位は、予
めＮＭＯＳ１２ｃによってＶＣＣレベルに充電されてい
るが、キャパシタｌ３を介してＶＣＣ＋ＶＢレベルに昇
圧される。電圧ＶＢは、キャパシタｌ３の容量とノード
Ｎ４，出力端子２，ノードＮ７に繋がる寄生容量の合計
との比と、ＮＭＯＳ２Ｏｆ，２０ｉに流れる直流パスの
大きさによって決まる値である。

ノードＮ２の電位がＶＣＣレベルに反転されると、ノー
ドＮ７の充電が開始される。即ち、セット時において、
ノードＮ５はＶＣＣレベルに、ノードＮ６はＶＣＣ−Ｖ
Ｔレベルで、ＮＭＯＳ　２　０Ｃがオン状態のため、Ｎ
ＭＯＳ２０ｃによってノードＮ７の充電が始まる。とこ
ろが、ＮＭＯＳ２０ｂはカットオフ状態になっているた
め、ＮＭＯＳ２０ｃのゲート容量によってノードＮ６が
昇圧され、ノードＮ７はＶＣＣレベルに向って昇圧され
る。これにより、ＮＭＯＳ２０ｅ．２Ｏｆがオンするが
、ノードＮ８の電位は、ＮＭＯＳ２０ｉにより、ＶＳＳ
レベル付近に抑えられるため、キャパシタ２０ｈの充電
電圧が大きくなる。

キャパシタ２０ｈが充電されると、インバータ２０ａに
よって、ノードＮ５の電位はＶＣＣレベルからＶＳＳレ
ベルに反転される。この時、ノードＮ６の電位は、ＮＭ
ＯＳ２０ｂを介してＶＳＳレベルに放電され、ＮＭＯＳ
２０ｃはオフする。

ノードＮ５の電位がＶＳＳレベルに反転されると、ＮＭ
ＯＳ２０ｉもオフする。ＮＭＯＳ２Ｏｆの充電によって
ノードＮ８の電位を上げると、キャパシタ２０ｈを介し
てＮＭＯＳ２Ｏｆのゲートに接続されたノードＮ７の電
位も上がるという正帰還動作となり、ノードＮ８の電位
はＶＣＣ＋ＶＢレベル、ノードＮ７の電位はＶＣＣ十Ｖ
Ｂ＋ＶＣレノ ベルまで上がる。このため、ノードＮ７に接続されたＮ
ＭＯＳ２０ｅによって、出力端子２の電位はＶＳＳレベ
ルからＶＣＣ＋ＶＢレベルに昇圧される。

前記インバータ２０ａのＶＳＳレベルへの反転時におい
て、キャパシタ２０ｈの充電が十分でないうちに、その
インバータ２０ａが反転すると正帰還がかからなくなる
。逆にキャパシタ２０ａの充電時間をとりすぎると、Ｎ
ＭＯＳ２０ｂに流れる電流によってキャパシタ１３の蓄
積電荷が放電し、電圧ＶＢの値が小さくなってしまう。

そのため、インバータ２０ａの反転のタイミングは、精
度良く設定する必要がある。。

（ｉｉ）　　リセット時の動作 リセット時には、入力信号ＶＩがＶＣＣレベルから■Ｓ
Ｓレベルになり、インバータｌｌａによってノードＮ１
の電位はＶＳＳレベルからＶＣＣレベルに反転される。

それによって、ＮＭＯＳ２０ｄ，２０ｇがオンして、ノ
ードＮ７の電位は、ＶＣＣ十ＶＢ＋ＶＣレベノレからＶ
ＳＳレベノレに、出力端子２の電位はＶＣＣ＋ＶＢレベ
ルがらＶＳＳレベルに、それぞれ放電される。

ノードＮ１の電位がＶＣＣレベルに反転されると、キャ
パシタ１２ａを介して、ノードＮ３の電位は、ＶＣＣ−
ＶＴレベルからＶＣＣ十ＶＡレベルに昇圧される。ノー
ドＮ３に接続されたＮＭＯＳ１２ｃがオンし、ノードＮ
４の電位はＶＣＣ＋ＶＢレベルからＶＣＣレベルに放電
される。

ノードＮ４の電位がＶＣＣレベルに放電されると、イン
バータｌｌｂによって、ノードＮ２の電位は、ＶＣＣレ
ベルから■ＳＳレベルに反転される。この時、ノードＮ
４の電位は、キャパシタ１３を介して降圧され、ＶＣＣ
レベルよりも低くなるが、ＮＭＯＳ１２ｃによって再び
ＶＣＣレベルに充電される。

ノードＮ２の電位がＶＳＳレベルに下がると、インバー
タ２０ａによって、ノードＮ５の電位がＶＳＳレベルか
らＶＣＣレベルに反転される。ノードＮ６の電位は、Ｎ
ＭＯＳ２０ｂを介してＶＳＳレベルからＶＣＣ−ＶＴレ
ベルに充電される。

ノードＮ５の電位がＶＣＣレベルに反転されると、ＮＭ
ＯＳ２０ｉがオンし、ノードＮ８の電位はＶＣＣ＋ＶＢ
レベルがらＶＳＳレベルに放電される。

このような一連の動作により、ＶＳＳレベルとＶＣＣ＋
ＶＢレベルの間で振幅する出力信号ＶＯを得ることがで
きる。

（発明が解決しようとする課題〉 しかしながら、上記構戒の昇圧信号発生回路では次のよ
うな課題があった。

（Ａ）　　昇圧信号発生回路は、半導体基板に形或され
るが、この回路て゛、大きい出力信号を出力て゛きるよ
うにするために、出力トランジスタて一あるＮＭＯＳ２
０ｅに、ＮＭＯＳ｝−ランジスタに比べて駆動能力の大
きいＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳ
という〉を用いることが考えられる。ところが、ＰＭＯ
Ｓトランジスタを用いた場合、そのｐｎ接合に順バイア
スがががると、そのｐｎ接合と半導体基板との間等に形
成されるバイポーラトランジスタがオンして基板電流が
流れ、ラッチアップ等が起こりやすくなり、誤動作を生
じるおそれがある。

（Ｂ）　　前記（Ａ＞の理由により、出力トランジスタ
として従来はＮＭＯＳ２０ｅを用いていた。

しかし、ＮＭＯＳ２０ｅで昇圧信号発生回路を構成した
場合、ＮＭＯＳ２０ｅがオンする時、そのソースの電位
はＶＣＣ十ＶＢレベルにあるため、そのゲートの電位が
少なくともＶＣＣ＋ＶＢ＋ＶＣレベル以上でないと、ソ
ース・ドレイン間に電圧降下を生じ、出力端子２の電位
をＶＣＣ＋ＶＢレベルにすることができない。ところが
、そのゲートの電位をＶＣＣ＋ＶＢ＋ＶＣにするための
回路構成は複雑になり、回路を構成ゝｒる素子数が増え
、広い回路パターン面積が必要となる。

（Ｃ）　　ノードＮ４及びノードＮ７は、フローティン
グノードになり、その電位がそれぞれＶＣＣ＋ＶＢ，Ｖ
ＣＣ＋ＶＢ＋ＶＣレベルに昇圧されるため、半導体基板
等への電荷のリークが起こりやすく、誤動作を生じる可
能性が高い。

（Ｄ＞　　インバータ２０ａの遅延時間は、電源電圧の
変動やトランジスタ特性のばらつき等によって変わるの
で、反転のタイミングを精度良く設定することが困難で
ある。

（Ｅ）　　キャパシタ２０ｈの充電時に、ＮＭＯＳ２Ｏ
ｆ，２Ｏｉ間に貫通電流が流れるため、その分、消費電
流が増加する。

（Ｆ）　　前記（Ｅ）の貫通電流によってノイズが発生
し、インバータ２０ａが反転するタイミングをずらすな
ど他の回路に悪影響を及ぼす。

（Ｇ）　　ノードＮ７の電位を昇圧するためにキャパシ
タ２０ｈを充電する時間が必要であり、また、ＮＭＯＳ
２０ｅは充電が進むほど相互コンダクタンスが悪くなり
、充電時間がかかる。そのため昇圧信号発生回路の動作
は遅くなる。

本発明は、前記従来技術が持っていた課題として、ＮＭ
ＯＳ２０ｅを駆動能力の大きいＰＭＯＳトランジスタで
構成するとラッチアップ等によって誤動作を生じる点と
、回路パターン面積が増大する点と、フローティングノ
ードによって電荷のリークが生じる点と、インバータ２
０ａの反転するタイミングを設定することが困難な点と
、消費電流が増加する点と、ノイズマージンが小さい点
と、動作が遅い点について解決した昇圧信号発生回路を
提供するものである。

（課題を解決するための手段〉 本発明は前記課題を解決するために、低レベルと高レベ
ルに変化する入力信号を駆動して相補的な第１及び第２
の駆動信号を発生する信号発生回路と、第１の駆動信号
に基づき回路内ノードを所定電位にプリチャージするプ
リチャージ回路と、第２の駆動信号に基づき前記回路内
ノードの電位を昇圧するキャパシタと、第１の駆動信号
に基づき、前記回路内ノードの電位と基準電位との間で
振幅する出力信号を出力端子から出力する出力回路とを
備えた昇圧信号発生回路において、出力回路を次のよう
に構戒した。

即ち、出力回路は、ウェル内に形或されたソースとその
ウェルが前記回路内ノードに接続され、第１の駆動信号
によってオン・オフ制御されるＰチャネル型ＭＯＳ｝ラ
ンジスタと、ソースが基準電位に接続され、第１の駆動
信号によってオン・オフ制御されるＮチャネル型ＭＯＳ
トランジスタとを、出力端子を介して直列接続した相補
型ＭＯＳ（以下、ＣＭＯＳという〉インバータで構成し
たものである。

（作用） 出力トランジスタをＰＭＯＳで構成したことは、そのオ
ン・オフ制御のためにそのゲートの電位を昇圧する必要
をなくすと共に、ＮＭＯＳに比，べてＰＭＯＳの駆動能
力が高いため、出力回路の駆動能力を向上させるように
働く。また、出力トランジスタとして用いたＰＭＯＳの
ソースが形或されるウェルとそのソースを接続したこと
は、そのソース・ウェル間のｐｎ接合に順バイアスがか
つてソース、ウェル及び半導体基板間等に形或されるバ
イポーラトランジスタがオンして基板電流が流れないよ
うに働く。

従って、前記課題を解決することができる。

（実施例〉 第１図は、本発明の実施例を示す昇圧信号発生回路の一
構戒例である。

この昇圧信号発生回路は、低レベルと高レベルに変化す
る入力信号Ｖｉを入力するための入力端子５１と、昇圧
された出力信号ＶＯを出力する出力端子５２とを備えて
いる。入力端子５１と出力端子５２の間には、昇圧回路
６０及び出力回路７０が接続されている。

昇圧回路６０は、入力信号Ｖｉを昇圧する機能を有し、
入力端子５ｌに接続される信号発生回路６１と、信号発
生回路６１に接続されるプリチャージ回路６２及びキャ
パシタ６３とで構成されている。

信号発生回路６１は、入力信号Ｖｉを反転して第１の駆
動信号をノードＮｉｌに出力し、第１の駆動信号を反転
して第２の駆動信号をノードＮ１２に出力する回路であ
り、入力端子５１に接続されるインバータ６１ａを有し
ている。インバータ６１ａは、ノードＮｉｌ及びインバ
ータ６ｌｂを介して、ノードＮ１２に接続されている。

ブリチャージ回路６２は、回路内ノードＮ１４（以下、
ノードＮ１４という〉の電位をプリチャージする回路で
あり、ノードＮ１１に接続されるキャパシタ６２ａを有
している。キャパシタ６２ａは、ノードＮ１３及びＮＭ
ＯＳ６２ｂを介して、電源電位Ｖｃｃに接続され、ＮＭ
ＯＳ６２ｂのゲートは電源電位Ｖｃｃに接続されている
。さらにノードＮ１３は、ＮＭＯＳ６２ｃのゲートに接
続され、ＮＭＯＳ６２ｃは電源電位ＶｃｃとノードＮ１
４の間に接続されている。

キャパシタ６３は、プリチャージ回路６２によってプリ
チャージされたノードＮ１４の電位を昇圧する機能を有
しており、ノードＮ１２とノードＮ１４の間に接続され
ている． 出力回路７０は、第１の駆動信号に基づき、ノードＮ１
４の電位と接地電位Ｖｓｓの間で振幅する出力信号Ｖｏ
を出力端子５２から出力する機能を有し、ＣＭＯＳイン
バータ８０で構戒されている。そのＣＭＯＳインバータ
８０は、ＰＭＯＳ８０ａとＮＭＯＳ８０ｂを直列接続し
た回路である。

ＰＭＯＳ８０ａは、ウェル内に形成されたソースとその
ウェルがノードＮ１４に、ドレインが出力端子５２に、
ゲートがノードＮ１１にそれぞれ接続されている。ＮＭ
ＯＳ８０ｂは、ソースが、基準電位である接地電位Ｖｓ
ｓに、ドレインが出力端子５２に、ゲートがノードＮｉ
ｌにそれぞれ接続されている。

次に、第４図を参照しつつ、（１〉セット時の動作と（
Ｉ［）リセット時の動作を説明する。

第４図（ａ），（ｂ）は、第１図の昇圧信号発生回路の
動作波形図であり、同図（ａ）はセット時の、同図（ｂ
）はリセット時の動作波形図である。なお、Ｖｔはトラ
ンジスタのしきい値電圧であり、Ｖａ及びｖｂはそれぞ
れ昇圧電圧である。

（Ｉ＞　　セット時の動作 セット時には、高レベル（例えばＶｃｃ）と低レベル（
例えばＶ　ｓ　ｓ　）の間で振幅する入力信号Ｖｉが入
力されている入力端子５１の電位が、ＶＳＳレベルから
Ｖｃｃレベルにかわり、インバータ６１ａによってノー
ドＮｉｌの電位が、ＶｃｃレベルからＶｓｓレベルに反
転される。この時、ノードＮ１３の電位は、キャパシタ
６２を介してＶｃｃ＋ＶａレベルからＶｃｃ−Ｖｔレベ
ルに下がり、ＮＭＯＳ６２ｃはオフする。ここで、電圧
Ｖａは、キャパシタ６２ａの容量とノードＮ１３の寄生
容量との比によって決まる値であり、Ｖａ＞Ｖｔに設定
されている。

ノードＮ１３の電位がＶｃｃ−Ｖｔレベルに下がると共
に、インバータ６ｌｂによって、ノードＮ１２の電位は
、ＶｓｓレベルからＶｃｃレベルに反転される。この時
、ＮＭＯＳ６２ｃによって予めＶｃｃレベルに充電され
ていたノードＮ１４の電位は、キャパシタ６３を介して
Ｖ　ｃ　ｃ　＋　Ｖ　ｂレベルに昇圧される。この時、
ノードＮｉｌの電位はＶｓｓレベルであり、ノードＮ１
１に接続されたＭＯＳ８０ｂはオフ、ＮＭＯＳ８０ａは
オンとなって、出力端子５２に出力される出力信号ＶＯ
の電位は、ＶｓｓレベルからＶｃｃ＋Ｖｂレベルになる
。

（ｎ）　　リセット時の動作 リセット時には、入力端子５１に入力される入力信号Ｖ
ｉの電位が、ＶｃｃレベルからＶｓｓレベルになり、イ
ンバータ６１ａによってノードＮ１１の電位は、Ｖｓｓ
レベルからＶｃｃレベルに反転される。この時、ノード
Ｎ１３の電位は、キャパシタ６２ａを介してＶｃｃ−Ｖ
ｔレベルからＶｃｃ＋Ｖａレベルまで昇圧される。ノー
ドＮ１３に接続されたＮＭＯＳ６２ｃがオンして、ノー
ドＮ１４の電位は、Ｖｃｃレベルに下がり始める。

ノードＮｉｌの電位がＶｃｃに反転されると、ＮＭＯＳ
８０ｂがオンし、出力端子５２に出力される出力信号Ｖ
Ｏの電位はＶｓｓレベルに下がる。

ＮＭＯＳ８０ａは、ノードＮ１４の電位がＶｃｃ＋Ｖｔ
レベルまで下がるとオフする。この時、ＮＭＯＳ８０ｂ
の相互コンダクタンスが小さいと、出力端子５２の電位
よりもノードＮ１４の電位が高くなって，基板電流が大
きくなることがある。

ＮＭＯＳ８０ｂの相互コンダクタンスを大きくすること
で、基板電流によって誤動作が生じるのを防止できる。

ノードＮｉｌの電位がＶｃｃレベルに反転されると、イ
ンバータ６ｌｂによってノードＮ１２の電位は、Ｖｃｃ
レベルからＶｓｓレベルに反転され、ノードＮ１４の電
位は、キャパシタ６３を介してＶｃｃレベルに下がる。

このようにして、ＶｓｓレベルとＶｃｃ＋Ｖｂレベルの
間で振幅する出力信号■０を得ることができる。

本実施例では、次のような利点を有している。

（ａ）　　出力トランジスタであるＰＭＯＳの、ウェル
内に形成されたソースとそのウェルを接続して、同電位
になるようにしたので、そのソース，ウェル間のｐｎ接
合に順バイアスがかからない。

そのため、その順バイアスがかかった場合に、そのｐｎ
接合と半導体基板との間等に形成されるバイボーラトラ
ンジスタがオンして基板電流が流れることによって生じ
るラッチアップ等による誤動作を防止できる。

（ｂ）　　上記（ａ）の理由により、出力回路７０をＣ
ＭＯＳインバータ８０によって構成できたので、従来、
出力トランジスタのゲートを昇圧するために要した回路
素子が必要なくなり、大幅な回路パターン面積の縮小が
可能になる。

（Ｃ）　　出力トランジスタとして、ＮＭＯＳに比べて
駆動能力の高いＰＭＯＳを用いたため、ＮＭＯＳ８０ａ
のスイッチング動作が高速になる。また、出力トランジ
スタのゲートを昇圧する必要がなくなり、その分、動作
が早くなる。従って、出力回路７０の駆動能力が向上し
、高速動作が得られると共に、的確かつ安定した出力信
号Ｖｏを出力て゛きる。

（ｄ）　　フローティングノードになるノードＮ７を除
去して出力回路７０を構成した。ＰＮＯＳ８０ａの、ウ
ェル内に形成されたソースとそのウェルを接続したので
、ノードＮ４はフローティング状態にならない。従って
、フローティングノードがなくなり、フローティングノ
ードによって電荷が半導体基板等にリークして生じる誤
動作を防止できる。

（ｅ）　　インバータ２０ａを除去して出力回路を構成
した。そのため、従来、出力トランジスタのゲートを昇
圧するために行ったインバータ２０ａのタイミングの設
定に伴った困難が解決できる。

（ｆ＞　　出力回路７０を構成する素子数が減ったこと
によって、出力回路７０の消費電流が低減する。

（ｇ）　　従来、出力トランジスタのゲートを昇圧する
ために用いたトランジスタ等によって発生したノイズを
除去できたので、ノイズマージンが大きくなる。

第５図は、本発明の他の実施例を示す概略図であり、第
１図と共通の要素には共通の符号が付されている。

この昇圧信号発生回路は、出力端子５２とＮＭｏｓｓｏ
ｂのドレインとの間に負荷用のＮ］ＶＩＯＳ８０ｃを付
加して構成されている。そのＮＭＯＳ８０ｃのゲートは
、電源電位Ｖｃｃに接続されており、ＮＭＯＳ８０ｂと
ＮＭＯＳ８０ｃは、ノードｌ５を介して接続されている
。

ノードＮｉｌの電位に基づき、ＮＭＯＳ８０ｂがオンす
ると、出力端子５２の電位は、接地電位Ｖｓｓのレベル
に放電される。この時、出力端子５２の電位レベルを、
ＮＭＯＳ８０ｃによって降圧した電位レベルがＮＭＯＳ
８０ｂのドレインに印加される。

ＮＭＯＳ８０ｂは、そのゲート・ソース間電圧より、ソ
ース・ドレイン間電圧が大きい状態で動作している時間
が長いと、特性劣化を起こしやすい。この特性劣化が生
じると、しきい値電圧のずれなどが起こり、誤動作等を
誘引する。ところが、ＮＩＶＩＯＳ８０ｃを挿入するこ
とによって、ＮＩＶＩＯＳ８０ｃがない場合に比べて、
ＮＭＯＳ８０ｂのドレインに印加される電圧は低くなる
。そのため、ソース・トレイン間電圧が低くなり、ＮＭ
ＯＳ８０ｂの特性劣化による誤動作等を防止できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（１）　信号発生回路６１は、インバータをさらに付加
して構成したり、あるいは他の遅延回路で構成するなど
してもよい。

〈２冫　グリチャージ回＃Ｉ６２は、他のトランジスタ
等の素子を付加して構成したり、ＮＭＯＳ６２ｂを抵抗
素子等で楕或するなどの変形が可能である。

（３〉　キャパシタ６３は、複数段にして構成するなど
の変形が可能である。

（４）　出力回路７０は、抵抗等の他の素子を付加して
構成するなどしてもよい。

（５）　　ＣＭＯＳインバータ８０は、トランジスタ等
の他の素子を付加して構成してもよい。

（発明の効果） 以上詳細に説明したように、出力トランジスタであるＰ
ＭＯＳの、ウェルに形或されたソースとそのウェルを接
続して同電位にし、そのソース．ウェル間のｐｎ接合に
順バイアスがかからないようにしたため、ラッチアップ
等によって誤動作が生じるのを防止できる。そのため、
昇圧信号発生回路は、ＣＭＯＳインバータを用いて構成
でき、回路パターン面積を縮小することが可能になると
共に、駆動能力が向上し、高速で、かつ安定した動作が
得られ、さらに、低消費電力化が達戒される。

【図面の簡単な説明】

第１図は本発明の実施例を示す昇圧信号発生回路の回路
図、第２図は従来の昇圧信号発生回路の回路図、第３図
（ａ）．（ｂ）は、第２図の従来の昇圧信号発生回路の
動作波形図であり、同図（ａ）はセット時の、同図（ｂ
）はリセット時の動作波形図、第４図（ａ），（ｂ）は
、第１図の実施例を示す昇圧信号発生回路の動作波形図
であり、同図（ａ）はセット時の、同図（ｂ）はリセッ
ト時の動作波形図、第５図は本発明の他の実施例を示す
昇圧信号発生回路の概略図である。 ５１・・・・・・入力端子、５２・・・・・・出力端子
、６■・・・・・・信号発生回路、６２・・・・・・ブ
リチャージ回路、６３・・・・・・キャパシタ、７０・
・・・・・出力回路、８０・・・・・・ＣＭＯＳインバ
ータ、８０ａ・・・・・・Ｐチャネル型ＭＯＳトランジ
スタ、８０ｂ・・・・・・Ｎチャネル型ＩＶＩＯＳトラ
ンジスタ、Ｎ１４・・・・・・回路内ノード、Ｖｉ・・
・・・・入力信号、Ｖｏ・・・・・・出力信号。

Claims (1)

1. 【特許請求の範囲】 １、低レベルと高レベルに変化する入力信号を駆動して
   相補的な第１及び第２の駆動信号を発生する信号発生回
   路と、 前記第１の駆動信号に基づき回路内ノードを所定電位に
   プリチャージするプリチャージ回路と、前記第２の駆動
   信号に基づき前記回路内ノードの電位を昇圧するキャパ
   シタと。 前記第１の駆動信号に基づき、前記回路内ノードの電位
   と基準電位との間で振幅する出力信号を出力端子から出
   力する出力回路とを、 備えた昇圧信号発生回路において、 前記出力回路は、 ウェル内に形成されたソースとそのウェルが前記回路内
   ノードに接続され、前記第１の駆動信号によつてオン・
   オフ制御されるＰチャネル型ＭＯＳトランジスタと、 ソースが前記基準電位に接続され、前記第１の駆動信号
   によつてオン・オフ制御されるＮチャネル型ＭＯＳトラ
   ンジスタとを、 前記出力端子を介して直列接続したＣＭＯＳインバータ
   で構成したことを特徴とする昇圧信号発生回路。 ２、請求項１記載の昇圧信号発生回路において、前記信
   号発生回路は、前記基準電位とそれよりも高い第１の電
   位との間で振幅する第１の駆動信号を発生する機能を有
   し、 前記キャパシタは、前記第１の電位とそれよりも高い第
   ２の電位との間で振幅する電位を前記回路内ノードに印
   加する機能を有する昇圧信号発生回路。