JPH03182140A - 共通バッファ形交換装置 - Google Patents
共通バッファ形交換装置Info
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- JPH03182140A JPH03182140A JP1321094A JP32109489A JPH03182140A JP H03182140 A JPH03182140 A JP H03182140A JP 1321094 A JP1321094 A JP 1321094A JP 32109489 A JP32109489 A JP 32109489A JP H03182140 A JPH03182140 A JP H03182140A
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- H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
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- H04L49/30—Peripheral units, e.g. input or output ports
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、音声・データ・画像などのマルチメディア
の情報を高速で交換するためのデータ交換装置に関する
ものである。
の情報を高速で交換するためのデータ交換装置に関する
ものである。
〔従来の技術）
第３図は、例えば従来のデータ交換装置のスイッチ網を
示す図である。これはデータをパケットと呼ぶ所定の単
位に分け、このパケットのヘッダ情報をハードウェアで
直接参照して、高速にスイッチングを行う方式の一例で
共通バッファ型＾ＴＭ交換スイッチと呼ばれるスイッチ
網である。
示す図である。これはデータをパケットと呼ぶ所定の単
位に分け、このパケットのヘッダ情報をハードウェアで
直接参照して、高速にスイッチングを行う方式の一例で
共通バッファ型＾ＴＭ交換スイッチと呼ばれるスイッチ
網である。
第３図において、（１）は入線、（２）は出線、（３）
は空きバッファ選択手段となる空きバッファ選択スイッ
チ回路、（４）はバッファメモリ、（５）はヘッダ記憶
回路である。（６）は出線選択回路であり出力情報検出
部（５ａ）を構成する。（７１）は出線対応に設けたバ
ッファ接続スイッチ回路、（７２）はバッファメモリの
識別情報を所定順に記憶する先入先出（以下、ＦＩＦＯ
という）記憶メモリ、（７３）はバッファ番号のエンコ
ード回路である。ここでは、ヘッダ記憶回路（５）と出
線選択回路（６）により出線選択手段を構成している。
は空きバッファ選択手段となる空きバッファ選択スイッ
チ回路、（４）はバッファメモリ、（５）はヘッダ記憶
回路である。（６）は出線選択回路であり出力情報検出
部（５ａ）を構成する。（７１）は出線対応に設けたバ
ッファ接続スイッチ回路、（７２）はバッファメモリの
識別情報を所定順に記憶する先入先出（以下、ＦＩＦＯ
という）記憶メモリ、（７３）はバッファ番号のエンコ
ード回路である。ここでは、ヘッダ記憶回路（５）と出
線選択回路（６）により出線選択手段を構成している。
図では入線数を９本、バッファメモリ数を１個、出線数
をｍ木とした。従って、（４１）、 （４２）。
をｍ木とした。従って、（４１）、 （４２）。
・・・、 （４１）は１個のバッファメモリを、（５
１）。
１）。
（５２）、・・・、 （５１）は１個のヘッダ記憶回
路を、（６１１，（６２）、・・・、 （６１）は１個
の出線選択回路を、（７１１１、（７１２１、・、
（７１１１１）はｍ個のバッファ接続スイッチ回路を、
（７２１） 、 （７２２） 、・・・、 （７２ｍ
ｌはｍ個のＦＩＦＯ記憶メモリを、（７３１） 、 （
７３２） 、”・、 （７３ｍｌはｍ個のバッファ番
号エンコード回路を示す。入線（１）の■〜■は入線の
番号を、バッファメモリ（４）の■〜■はバッファ番号
を、出線（２）の■〜［相］は出線の番号を示す。
路を、（６１１，（６２）、・・・、 （６１）は１個
の出線選択回路を、（７１１１、（７１２１、・、
（７１１１１）はｍ個のバッファ接続スイッチ回路を、
（７２１） 、 （７２２） 、・・・、 （７２ｍ
ｌはｍ個のＦＩＦＯ記憶メモリを、（７３１） 、 （
７３２） 、”・、 （７３ｍｌはｍ個のバッファ番
号エンコード回路を示す。入線（１）の■〜■は入線の
番号を、バッファメモリ（４）の■〜■はバッファ番号
を、出線（２）の■〜［相］は出線の番号を示す。
なお、ＦＩＦＯ記憶メモリ（７２）の記憶容量はバッフ
ァメモリ数（１個）のバッファ番号を記憶するのに十分
なものとする。
ァメモリ数（１個）のバッファ番号を記憶するのに十分
なものとする。
第４図は上記構成例において、バッファメモリ（４１）
と（４１）が空きのときに、入線（１）の■と■から出
線（２）の■あてパケットを同時に受信した場合の制御
の流れを示したものである。
と（４１）が空きのときに、入線（１）の■と■から出
線（２）の■あてパケットを同時に受信した場合の制御
の流れを示したものである。
第４図の（イ）は第３図の入線（１）の■における信号
フォーマットを、（ロ）は入線（１）の■にお【づる信
号フォーマットを、（八）は出線選択回路（６１）の出
力のうち、出線（２）の■に対する出力を、（ニ）は出
線選択回路（６１）の出力のうち、出線（２）の■に対
する出力を、（ネ）はＦＩＦＯ記憶メモリの出力を、（
へ）はバッフアメそり（４１）の出力を、（ト）はバッ
ファメモリ（４１）の出力を、（チ）は出線（２）の■
に対する出力を示す。
フォーマットを、（ロ）は入線（１）の■にお【づる信
号フォーマットを、（八）は出線選択回路（６１）の出
力のうち、出線（２）の■に対する出力を、（ニ）は出
線選択回路（６１）の出力のうち、出線（２）の■に対
する出力を、（ネ）はＦＩＦＯ記憶メモリの出力を、（
へ）はバッフアメそり（４１）の出力を、（ト）はバッ
ファメモリ（４１）の出力を、（チ）は出線（２）の■
に対する出力を示す。
第３図、第４図において、入力データの一例としてパケ
ットを用いるが、そのパケットは固定長で、そのヘッダ
部は出線番号をコード化したものとする。
ットを用いるが、そのパケットは固定長で、そのヘッダ
部は出線番号をコード化したものとする。
入線（１） にパケットが到着すると、空きバッファ選
択スイッチ回路（３）はバッファメモリ（４）のうち、
空きのバッファを選んで、入線（１）とバッファメモリ
（４）を接続する。入線（１）のパケットは空きのバッ
ファメモリ（４）に送られるとともにヘッダ記憶回路（
５）にも供給される。ヘッダ記憶回路（５）はパケット
のヘッダ部のみ抽出し、その内容である出線番号を記憶
する。
択スイッチ回路（３）はバッファメモリ（４）のうち、
空きのバッファを選んで、入線（１）とバッファメモリ
（４）を接続する。入線（１）のパケットは空きのバッ
ファメモリ（４）に送られるとともにヘッダ記憶回路（
５）にも供給される。ヘッダ記憶回路（５）はパケット
のヘッダ部のみ抽出し、その内容である出線番号を記憶
する。
出線選択回路（６）はヘッダ記憶回路（５）の内容が指
定する出線番号に対応する出力ラインに“１”を他の出
線番号に対応する出力ラインに“０”を出力し出線対応
に設けたバッファ番号エンコード回路（７３）に供給す
る。
定する出線番号に対応する出力ラインに“１”を他の出
線番号に対応する出力ラインに“０”を出力し出線対応
に設けたバッファ番号エンコード回路（７３）に供給す
る。
次にバッファ番号エンコード回路（７３）は出線選択回
路（６）からの信号“１”を受けると、その出線選択回
路（６）に関連するバッフアメそり（４）の番号をコー
ド化して、ＦＩＦＯ記憶メモリ（７２）に書き込む。出
線選択回路（６）からの信号が“Ｏ”ならバッファ番号
エンコード回路（７３）は何も出力しなし）。
路（６）からの信号“１”を受けると、その出線選択回
路（６）に関連するバッフアメそり（４）の番号をコー
ド化して、ＦＩＦＯ記憶メモリ（７２）に書き込む。出
線選択回路（６）からの信号が“Ｏ”ならバッファ番号
エンコード回路（７３）は何も出力しなし）。
バッファ番号エンコード回路（７３）は複数の出線選択
回路（６）からの信号“１″を同時に受けると、（即ち
同時に複数のパケットを受信した場合）バッファ番号の
コード化に際し、優先順序付けし、例えば若番順でバッ
ファ番号をＦＩＦＯ記憶メモリ（７２）に順次書き込む
。
回路（６）からの信号“１″を同時に受けると、（即ち
同時に複数のパケットを受信した場合）バッファ番号の
コード化に際し、優先順序付けし、例えば若番順でバッ
ファ番号をＦＩＦＯ記憶メモリ（７２）に順次書き込む
。
バッファ接続スイッチ回路（７１）はＦＩＦＯ記憶メモ
リ（７２）から順番に、コード化されたバッファ番号を
取り出し、その番号に該当するバッファメモリ（４）と
出！！？ （２）を接続し、バッファメモリに書き込ま
れたパケットを出線に出力する。そして送信完了により
、バッファメモリ（４）を解放し、空きバッファ選択回
路（３）に知らせ次のパケット受信に備える。
リ（７２）から順番に、コード化されたバッファ番号を
取り出し、その番号に該当するバッファメモリ（４）と
出！！？ （２）を接続し、バッファメモリに書き込ま
れたパケットを出線に出力する。そして送信完了により
、バッファメモリ（４）を解放し、空きバッファ選択回
路（３）に知らせ次のパケット受信に備える。
次に、第４図を用いて、具体的動作を説明する。
バッファメモリ（４１）と（４１）が空きのときに、第
４図（４） 、 （０）のごとく入線（１）の■とＯか
ら同時に出線（２）の■あてのパケットを受信した場合
、空きバッファ選択スイッチ回路（３）は入線の若番お
よびバッファの若番類に選んで接続する。従って、入線
（１）の■とバッファメモリ（４１）、入線（１）の■
とバッファメモリ（４１）が接続され、それぞれ受ｆ３
パケットがバッファメモリに送られる。
４図（４） 、 （０）のごとく入線（１）の■とＯか
ら同時に出線（２）の■あてのパケットを受信した場合
、空きバッファ選択スイッチ回路（３）は入線の若番お
よびバッファの若番類に選んで接続する。従って、入線
（１）の■とバッファメモリ（４１）、入線（１）の■
とバッファメモリ（４１）が接続され、それぞれ受ｆ３
パケットがバッファメモリに送られる。
同時にヘッダ記憶回路（５１）にパケット１のヘッダ部
が入り、出線選択回路（６１）は出線番号■に対する出
力ラインを第４図（八）のごとく“１”にする。また、
ヘッダ記憶回路（５１）にパケット２のヘッダ部が入り
、出線番号のに対する出力ラインを第４図（ニ）のごと
く “１″にする。
が入り、出線選択回路（６１）は出線番号■に対する出
力ラインを第４図（八）のごとく“１”にする。また、
ヘッダ記憶回路（５１）にパケット２のヘッダ部が入り
、出線番号のに対する出力ラインを第４図（ニ）のごと
く “１″にする。
バッファエンコード回路（７３１）は若番類に、バッフ
ァ番号をＦＩＦＯ記憶メモリ（７２１） に入れる。
ァ番号をＦＩＦＯ記憶メモリ（７２１） に入れる。
従って、ＦＩＦＯ記憶メモリ（７２１）には、バッファ
番号■の次にバッファ番号■が入る。
番号■の次にバッファ番号■が入る。
バッファ接続スイッチ回路（７１１） は、ＦＩＦＯ
記憶メモリ（７２１）から第４図（ネ）のごとく、バッ
ファ番号■を読み出し、バッファメモリ（４１）と出線
（２）の■を接続し、バッファメモリ（４１）＆：書き
込まれたパケットを出線（２）の■に送出する。すなわ
ち、バッファメモリ（４１）の出力、第４図（へ）の信
号は、出線（２）の■の出力へ第４図（チ）のパケット
ｌのごとく出力される。
記憶メモリ（７２１）から第４図（ネ）のごとく、バッ
ファ番号■を読み出し、バッファメモリ（４１）と出線
（２）の■を接続し、バッファメモリ（４１）＆：書き
込まれたパケットを出線（２）の■に送出する。すなわ
ち、バッファメモリ（４１）の出力、第４図（へ）の信
号は、出線（２）の■の出力へ第４図（チ）のパケット
ｌのごとく出力される。
バッファメモリ（４１）のパケットを送出し終ると、バ
ッファ接続スイッチ回路（７１１）は、次のデータをＦ
ＩＦＯ記憶メモリ（７２１）から読み出すので、第４図
（ネ）のごとく、バッファ番号■を読み出し、バッファ
メモリ（４１）と出線（２）の■を接続する。そして、
すでにバッファメモリ（４１）に入っているパケット２
を出１ａ （２）の■へ送出する。すなわちバッファメ
モリ（４１）の出力、第４図（ト）の信号は出線（２）
の■の出力へ、第４図（チ）のごとくパケット１に続い
てパケット２が出力される。
ッファ接続スイッチ回路（７１１）は、次のデータをＦ
ＩＦＯ記憶メモリ（７２１）から読み出すので、第４図
（ネ）のごとく、バッファ番号■を読み出し、バッファ
メモリ（４１）と出線（２）の■を接続する。そして、
すでにバッファメモリ（４１）に入っているパケット２
を出１ａ （２）の■へ送出する。すなわちバッファメ
モリ（４１）の出力、第４図（ト）の信号は出線（２）
の■の出力へ、第４図（チ）のごとくパケット１に続い
てパケット２が出力される。
（発明が解決しようとする課題）
従来の共通バッファ形パケット交換方式では、第３図に
示すように一つの入線（１）から入ったパケットは、ヘ
ッダにより指定されたただ一つの出線（２）へ導かれる
という個別パケットを対象としていた。そのため、一つ
の入線（１）から入り複数の出線（２）へ同報されると
いう放送パケットに対しては十分機能を果たさなかった
。すなわち、放送パケットを受信した時、出線選択回路
（６）がヘッダ記憶回路（５）内部のヘッダを参照し、
データの放送宛先となる複数の出線（２）に対応したバ
ッファ番号エンコード回路（７３）にデータが来ている
ことを知らせるが、一般に放送パケットの出線（２）に
対応したＦＩＦＯ記憶メモリ（７２）内に保留されてい
るパケットの個数は互いに異なっており、バッファメモ
リ（４）を読み出すタイ主ングが出線（２）により異な
るので、バッファメモリ（４）は、−回目に読み出され
た直後に消されてしまい、放送が行えないという欠点が
あった。
示すように一つの入線（１）から入ったパケットは、ヘ
ッダにより指定されたただ一つの出線（２）へ導かれる
という個別パケットを対象としていた。そのため、一つ
の入線（１）から入り複数の出線（２）へ同報されると
いう放送パケットに対しては十分機能を果たさなかった
。すなわち、放送パケットを受信した時、出線選択回路
（６）がヘッダ記憶回路（５）内部のヘッダを参照し、
データの放送宛先となる複数の出線（２）に対応したバ
ッファ番号エンコード回路（７３）にデータが来ている
ことを知らせるが、一般に放送パケットの出線（２）に
対応したＦＩＦＯ記憶メモリ（７２）内に保留されてい
るパケットの個数は互いに異なっており、バッファメモ
リ（４）を読み出すタイ主ングが出線（２）により異な
るので、バッファメモリ（４）は、−回目に読み出され
た直後に消されてしまい、放送が行えないという欠点が
あった。
この発明は上記のような問題点を解決するためになされ
たもので、放送パケットを受信した時に、放送を行える
機能を得ることを目的とする。
たもので、放送パケットを受信した時に、放送を行える
機能を得ることを目的とする。
この発明に係る共通バッファ形データ交換装置は、複数
の入線より入力され所定の出線へ選択出力される所定フ
ォーマットのデータを記憶するバッファメモリ群と、各
バッファメモリ対応に設置され、記憶したデータよりバ
ッファメモリ識別情報、及びデータの行先情報より出線
情報を検出する出力情報検出部と、各出線に対応して設
けられ、それぞれが各出力情報検出部より情報を入力し
、出線情報入力時に、バッファメモリ識別情報で示され
るバッファメモリを当該出線に順次接続するバッファ接
続部とを備えたものにおいて、入力された各データより
同一のデータを同時に複数の出線へ出力する放送用デー
タを識別し、該放送用データより複数の出線情報及びバ
ッファメモリ識別情報を検出する放送用データ出力情報
検出部と、上記各バッファ接続部に備え、放送用データ
出力情報検出部よりの出線情報入力時に、バッファメモ
リ識別情報の入力を、上記出力情報検出部より放送用デ
ータ出力情報検出部へ切り換える放送用スイッチと、該
放送用スイッチを切り換え制御し、放送用データと非放
送用データの出力制御を行なう放送用スイッチ制御部と
を設けたものである。
の入線より入力され所定の出線へ選択出力される所定フ
ォーマットのデータを記憶するバッファメモリ群と、各
バッファメモリ対応に設置され、記憶したデータよりバ
ッファメモリ識別情報、及びデータの行先情報より出線
情報を検出する出力情報検出部と、各出線に対応して設
けられ、それぞれが各出力情報検出部より情報を入力し
、出線情報入力時に、バッファメモリ識別情報で示され
るバッファメモリを当該出線に順次接続するバッファ接
続部とを備えたものにおいて、入力された各データより
同一のデータを同時に複数の出線へ出力する放送用デー
タを識別し、該放送用データより複数の出線情報及びバ
ッファメモリ識別情報を検出する放送用データ出力情報
検出部と、上記各バッファ接続部に備え、放送用データ
出力情報検出部よりの出線情報入力時に、バッファメモ
リ識別情報の入力を、上記出力情報検出部より放送用デ
ータ出力情報検出部へ切り換える放送用スイッチと、該
放送用スイッチを切り換え制御し、放送用データと非放
送用データの出力制御を行なう放送用スイッチ制御部と
を設けたものである。
この発明における共通バッファ形交換装置は、まず各入
線に到着したデータを一度共通のバッファメモリに書き
込み、その後、放送用データ出力情報検出部にて放送用
データを識別し、放送用データであれば、放送用じ専用
に設けられたメモリに、格納されたバッファメモリの識
別情報を書き込む。書き込む順序は、放送用データの到
着順など所定順に、また、同時到着ならバッファメモリ
の識別情報の所定の優先順である。次に、上記メモリ内
のバッファメモリの識別情報の順に従って、全出線で同
期して、放送宛先である複数の出線のみに放送用データ
を非放送用データに優先させ一斉に出力し、他の出線で
は非放送用データを個別に出力する。一方、放送用デー
タがないときには、全出線で個別に非放送用データを出
力する。これによれば、全出線で同期してバッファメモ
リを読み出すため放送用データと非放送用データとの衝
突はない。また、放送におけるバッファメモリの読み出
しが一斉に行われバッファメモリの消去といった問題は
起こらない。
線に到着したデータを一度共通のバッファメモリに書き
込み、その後、放送用データ出力情報検出部にて放送用
データを識別し、放送用データであれば、放送用じ専用
に設けられたメモリに、格納されたバッファメモリの識
別情報を書き込む。書き込む順序は、放送用データの到
着順など所定順に、また、同時到着ならバッファメモリ
の識別情報の所定の優先順である。次に、上記メモリ内
のバッファメモリの識別情報の順に従って、全出線で同
期して、放送宛先である複数の出線のみに放送用データ
を非放送用データに優先させ一斉に出力し、他の出線で
は非放送用データを個別に出力する。一方、放送用デー
タがないときには、全出線で個別に非放送用データを出
力する。これによれば、全出線で同期してバッファメモ
リを読み出すため放送用データと非放送用データとの衝
突はない。また、放送におけるバッファメモリの読み出
しが一斉に行われバッファメモリの消去といった問題は
起こらない。
以下この発明による一実施例を図について説明する。第
１図において、（１）は入線、（２）は出線、（３）は
空きバッファ選択スイッチ回路、（４）はバッファメモ
リである。（５）はヘッダ記憶回路、（６）は出線選択
回路であり出力情報検出部（５ａ）を構成する。（７１
）は出線対応に設けたバッファ接続スイッチ回路、 （
７２）はバッファメモリの識別情報を所定順に記憶する
ＦＩＦＯ記憶メモリ、（７３）はバッファ番号エンコー
ド回路である。 （９１）は放送用バッファ番号エンコ
ード手段となる放送用バッファ番号エンコード回路、（
９２）は放送用ＦＩＦＯ記憶メモリであり、これらエン
コード回路（９１）とメモリ（９２）より放送用データ
出力情報検出部（９０ａ）を構成する。（９４）は放送
用スイッチ制御回路、（９５）は放送用スイッチである
。
１図において、（１）は入線、（２）は出線、（３）は
空きバッファ選択スイッチ回路、（４）はバッファメモ
リである。（５）はヘッダ記憶回路、（６）は出線選択
回路であり出力情報検出部（５ａ）を構成する。（７１
）は出線対応に設けたバッファ接続スイッチ回路、 （
７２）はバッファメモリの識別情報を所定順に記憶する
ＦＩＦＯ記憶メモリ、（７３）はバッファ番号エンコー
ド回路である。 （９１）は放送用バッファ番号エンコ
ード手段となる放送用バッファ番号エンコード回路、（
９２）は放送用ＦＩＦＯ記憶メモリであり、これらエン
コード回路（９１）とメモリ（９２）より放送用データ
出力情報検出部（９０ａ）を構成する。（９４）は放送
用スイッチ制御回路、（９５）は放送用スイッチである
。
図では入線数をｎ木、バッファメモリ数を１個、出線数
をｍ木とした。したがって、（４１）。
をｍ木とした。したがって、（４１）。
（４２）、・・・、 （４１）は１個のバッファメモ
リを、（５１）、 （５２） ・・・、 （５１
）は１個のヘッダ記憶回路を、（δ１１） 、 （６１
２） 、・・・、（δＩＩ）は１個の出力選択回路を、
（７１１） 、 （７１２） 、−、（７１ｍ）はｍ個
のバッファ接続スイッチ回路を、（７２１） 、 （７
２２） 、・・・、 （７２＋＋＋）はｍ個のＦＩＦＯ
記憶メモリを、（７３１） 、 （７３２） 、・・・
、 （７３ｍ）はｍ個のバッファ番号エンコード回路を
、（９５１） 、 （９５２） 。
リを、（５１）、 （５２） ・・・、 （５１
）は１個のヘッダ記憶回路を、（δ１１） 、 （６１
２） 、・・・、（δＩＩ）は１個の出力選択回路を、
（７１１） 、 （７１２） 、−、（７１ｍ）はｍ個
のバッファ接続スイッチ回路を、（７２１） 、 （７
２２） 、・・・、 （７２＋＋＋）はｍ個のＦＩＦＯ
記憶メモリを、（７３１） 、 （７３２） 、・・・
、 （７３ｍ）はｍ個のバッファ番号エンコード回路を
、（９５１） 、 （９５２） 。
・・・、 （９５ｍ）はｍ個の放送用スイッチを示す。
入線（］）の■〜＠は入線の番号を、バッファメモリ（
４）の■〜■はバッファ番号を、出線（２）の■〜［相
］は出線の番号を示す。
４）の■〜■はバッファ番号を、出線（２）の■〜［相
］は出線の番号を示す。
なお、ＦＩＦＯ記憶メモリ（７２〉の記憶容量はバッフ
ァメモリ数（１個）のバッファ番号を記憶するのに十分
なものとする。
ァメモリ数（１個）のバッファ番号を記憶するのに十分
なものとする。
第２図は上記構成例において、バッファメモリ（４２）
、 （４３）、 （４１）が空きの時に、入線（１
）の■。
、 （４３）、 （４１）が空きの時に、入線（１
）の■。
■から出線（２）の■あて個別パケットを、入線（１）
の■から出線（２）の■、■あての放送パケットを受信
した場合の制御の流れを示したものである。
の■から出線（２）の■、■あての放送パケットを受信
した場合の制御の流れを示したものである。
第２図の（イ）は第１図の入線＜１）の■における信号
フォーマットを、（ロ）は入線（１）の■における信号
フォーマットを、（ハ）は人ＡＩ （１）の■における
信号フォーマットを、（ニ）は出線選択回路（６２）の
出力のうち出線（２）の■に対する出力を、（ネ）は出
線選択回路（６３）の出力のうち出線（２）の■に対す
る出力を、（へ）は出線選択回路（６１）の出力のうち
放送用に対する出力を、（ト） は放送先読み出し解析
回路（９３）の入力を、（チ）は出線（２）の■に対す
る放送用スイッチの状態を、（す）は出線（２）の■に
対する放送用スイッチの状態を、（ヌ）は出線（２）の
■に対する放送用スイッチの出力、（ル）は出線（２）
の■に対する放送用スイッチの出力、（ヲ）はバッファ
メモリ■の出力、（７）はバッファメモリ■の出力、（
力）はバッファメモリ＠の出力、（ヨ）は出線（２）の
■の出力、（夕）は出線（２）の■の出力を示す。
フォーマットを、（ロ）は入線（１）の■における信号
フォーマットを、（ハ）は人ＡＩ （１）の■における
信号フォーマットを、（ニ）は出線選択回路（６２）の
出力のうち出線（２）の■に対する出力を、（ネ）は出
線選択回路（６３）の出力のうち出線（２）の■に対す
る出力を、（へ）は出線選択回路（６１）の出力のうち
放送用に対する出力を、（ト） は放送先読み出し解析
回路（９３）の入力を、（チ）は出線（２）の■に対す
る放送用スイッチの状態を、（す）は出線（２）の■に
対する放送用スイッチの状態を、（ヌ）は出線（２）の
■に対する放送用スイッチの出力、（ル）は出線（２）
の■に対する放送用スイッチの出力、（ヲ）はバッファ
メモリ■の出力、（７）はバッファメモリ■の出力、（
力）はバッファメモリ＠の出力、（ヨ）は出線（２）の
■の出力、（夕）は出線（２）の■の出力を示す。
第１図、第２図において、入力データの一例としてパケ
ットを用いるが、そのパケットは固定長で、そのヘッダ
部は出線番号をコード化したものとする。
ットを用いるが、そのパケットは固定長で、そのヘッダ
部は出線番号をコード化したものとする。
入線（１）にパケットが到着すると、それが放送を行う
放送用パケットまたは放送を行わない個別用パケットで
あるかどうかを問わず、空きバッファ選択スイッチ回路
（３）はバッファメモリ（４）のうち、空きのバッファ
を選んで入線（１）とバッファメモリ（４）とを接続す
る。入線（１）のパケットは空きのバッファメモリ（４
）に送られると共にヘッダ記憶回路（５）にも供給され
る。ヘッダ記憶回路（５）はパケットのヘッダ部のみ抽
出し、その内容を記憶する。
放送用パケットまたは放送を行わない個別用パケットで
あるかどうかを問わず、空きバッファ選択スイッチ回路
（３）はバッファメモリ（４）のうち、空きのバッファ
を選んで入線（１）とバッファメモリ（４）とを接続す
る。入線（１）のパケットは空きのバッファメモリ（４
）に送られると共にヘッダ記憶回路（５）にも供給され
る。ヘッダ記憶回路（５）はパケットのヘッダ部のみ抽
出し、その内容を記憶する。
出線選択回路（６）はヘッダ記憶回路（５）の内容を参
照し、個別用パケットであれば、ヘッダの指定する出線
番号に対応する出力ライン”１”を、他の出力ラインに
“Ｏ”を出力し、出線対応に設けたバッファ番号エンコ
ード回路（７３）に供給する。一方、放送用パケットで
あれば、出線対応の出力ラインに“０”を出力し、放送
用バッファ番号エンコード回路（９１）に”１”を出力
する。
照し、個別用パケットであれば、ヘッダの指定する出線
番号に対応する出力ライン”１”を、他の出力ラインに
“Ｏ”を出力し、出線対応に設けたバッファ番号エンコ
ード回路（７３）に供給する。一方、放送用パケットで
あれば、出線対応の出力ラインに“０”を出力し、放送
用バッファ番号エンコード回路（９１）に”１”を出力
する。
次に、放送用バッファ番号エンコード回路（９１）は出
線選択回路（６）からの信号“１”を受けると、その出
線選択回路（６）に関するバッファメモリ（４）の番号
をコード化して、放送用ＦＩＦＯ記憶メモリ（９２）に
書き込む。出線選択回路（６）からの信号がすべて“Ｏ
”なら放送用バッファ番号エンコード回路（９１）は何
も出力しない。同時に複数の放送用パケットを受信した
場合など、放送用バッファ番号エンコード回路（９１）
が複数の出線選択回路（６）から信号“１”を同時に受
けた時は、バッファ番号のコード化に際し、優先順位を
付け、例えば若番順でバッファ番号を放送用ＦＩＦＯ記
憶メモリ（９２）に順次書き込む。
線選択回路（６）からの信号“１”を受けると、その出
線選択回路（６）に関するバッファメモリ（４）の番号
をコード化して、放送用ＦＩＦＯ記憶メモリ（９２）に
書き込む。出線選択回路（６）からの信号がすべて“Ｏ
”なら放送用バッファ番号エンコード回路（９１）は何
も出力しない。同時に複数の放送用パケットを受信した
場合など、放送用バッファ番号エンコード回路（９１）
が複数の出線選択回路（６）から信号“１”を同時に受
けた時は、バッファ番号のコード化に際し、優先順位を
付け、例えば若番順でバッファ番号を放送用ＦＩＦＯ記
憶メモリ（９２）に順次書き込む。
放送用スイッチ制御回路（９４）は、放送用ＦＩＦＯ記
憶メモリ（９２）によって指定されたバッフアメそり（
４）に対応したヘッダ記憶回路（５）を参照し、放送宛
先となる複数の出線（２）を検出する。そして、放送用
スイッチ制御回路（９４）は放送宛先の複数の出線（２
）に対しては放送用スイッチ（９５）を放送モードに切
り替え、放送用スイッチ（９５）は放送用ＦＩＦＯ記憶
メモリ（９２）内のコード化されたバッファ番号をバッ
ファ接続スイッチ回路（７１）に出力する。一方、放送
宛先以外の出線（２）に対しては放送用スイッチ（９５
）を個別モードにし、放送用スイッチ（９５）は出線（
２）別のＦＩＦＯ記憶メモリ（７２）内のコード化され
たバッファ番号を個別にバッファ接続スイッチ回路（７
１）に出力する。
憶メモリ（９２）によって指定されたバッフアメそり（
４）に対応したヘッダ記憶回路（５）を参照し、放送宛
先となる複数の出線（２）を検出する。そして、放送用
スイッチ制御回路（９４）は放送宛先の複数の出線（２
）に対しては放送用スイッチ（９５）を放送モードに切
り替え、放送用スイッチ（９５）は放送用ＦＩＦＯ記憶
メモリ（９２）内のコード化されたバッファ番号をバッ
ファ接続スイッチ回路（７１）に出力する。一方、放送
宛先以外の出線（２）に対しては放送用スイッチ（９５
）を個別モードにし、放送用スイッチ（９５）は出線（
２）別のＦＩＦＯ記憶メモリ（７２）内のコード化され
たバッファ番号を個別にバッファ接続スイッチ回路（７
１）に出力する。
バッファ接続スイッチ回路（７１）は、放送用スイッチ
（９５）より参照したバッファ番号に従って、バッファ
メモリ（４）と出線（２）とを接続する。次に、バッフ
ァメモリ（４）に格納されていたデータを出線（２）に
送出するが、全出線でバッファ接続スイッチ回路（７１
）は同期しているので、放送用データと非放送用データ
とが衝突することはない。
（９５）より参照したバッファ番号に従って、バッファ
メモリ（４）と出線（２）とを接続する。次に、バッフ
ァメモリ（４）に格納されていたデータを出線（２）に
送出するが、全出線でバッファ接続スイッチ回路（７１
）は同期しているので、放送用データと非放送用データ
とが衝突することはない。
以上の制御動作によれば、放送用パケットを受信しても
、該当する出線において優先に、かつ−斉にバッファメ
モリから読み出されるので、従来の方式のように読み出
せない出線が生じることがない。
、該当する出線において優先に、かつ−斉にバッファメ
モリから読み出されるので、従来の方式のように読み出
せない出線が生じることがない。
なお、上記実施例では入線ｎ゛本、バッフアメそり１個
、出線ｍ本としたが、それぞれ任意の本数または個数で
よい。
、出線ｍ本としたが、それぞれ任意の本数または個数で
よい。
また、第１図の空きバッファ選択スイッチ回路が若番の
入線、若番のバッファメモリを優先的に選択するとした
が、同時複数着信、同時複数バッファメモリ解放で競合
が起こらない方法であればどのような順でもよく上記実
施例と同様の効果を奏する。
入線、若番のバッファメモリを優先的に選択するとした
が、同時複数着信、同時複数バッファメモリ解放で競合
が起こらない方法であればどのような順でもよく上記実
施例と同様の効果を奏する。
また、パケットのヘッダ部は出線番号をコード化したも
のとしたが、出線対応に１ビット割り当て出線数本のビ
ット列でコード化してもよく、また、放送出線をグルー
プ化して、そのグループを指定するものでもよく、その
他出線を指定出来る行先情報であればよい。
のとしたが、出線対応に１ビット割り当て出線数本のビ
ット列でコード化してもよく、また、放送出線をグルー
プ化して、そのグループを指定するものでもよく、その
他出線を指定出来る行先情報であればよい。
また、バッファメモリを特定するために、バッファメモ
の番号を用いたが、バッファメモリのアドレス等、その
他バッファメモリを特定する識別情報であればよい。
の番号を用いたが、バッファメモリのアドレス等、その
他バッファメモリを特定する識別情報であればよい。
次に上記実施例の改良例について説明する。上記実施例
では全バッファ接続スイッチ回路が相互に同期をとり、
データを送出することによって放送用データと非放送用
データとの衝突を避けていたが、放送用データが放送用
スイッチ制御回路に来たときに、放送用スイッチ制御回
路が各出線の放送用スイッチに切り替えを指示する時刻
を所定の期間遅らせれば、放送用データと非放送用デー
タとの衝突を避けることが出来、放送機能を実現出来る
。なお、この所定の期間は、放送宛先の出線において１
データを送出するのに足りる時間とすればよい。
では全バッファ接続スイッチ回路が相互に同期をとり、
データを送出することによって放送用データと非放送用
データとの衝突を避けていたが、放送用データが放送用
スイッチ制御回路に来たときに、放送用スイッチ制御回
路が各出線の放送用スイッチに切り替えを指示する時刻
を所定の期間遅らせれば、放送用データと非放送用デー
タとの衝突を避けることが出来、放送機能を実現出来る
。なお、この所定の期間は、放送宛先の出線において１
データを送出するのに足りる時間とすればよい。
以上のように、この発明によれば、データ単位に独立に
読み書きできるバッファメモリを複数個並列に設けるこ
とにより、放送用・個別用共にデータを任意の空きバッ
ファメモリに書き込み、読み出す時に出線相互に同期を
とることで衝突を防ぎ、放送用データに対しては、放送
宛先となる出線のみに優先的に出力出来るようにしたの
で、放送機能を行うことが出来るという効果がある。
読み書きできるバッファメモリを複数個並列に設けるこ
とにより、放送用・個別用共にデータを任意の空きバッ
ファメモリに書き込み、読み出す時に出線相互に同期を
とることで衝突を防ぎ、放送用データに対しては、放送
宛先となる出線のみに優先的に出力出来るようにしたの
で、放送機能を行うことが出来るという効果がある。
第１図はこの発明による共通バッファ形データ交換装置
の構成例を示す図、第２図は第１図における各部の信号
フォーマットの一例を示す図、第３図は従来の共通バッ
ファ形パケット交換装置の構成例を示す図、第４図は第
３図における各部の信号フォーマットの一例を示す図で
ある。 （１）・・・入線、 （２）・・・出線、 （４）・・・バッファメモリ、 （５）・・・ヘッダ記憶回路、 （５ａ）・・・出力情報検出部、 （６）・・・出線選択回路、 （７１）・・・バッファ接続スイッチ回路、（７２）・
・・ＦＩＦＯ記憶メモリ、 （７３）・・・バッファ番号エンコード回路、（９０ａ
）・・・放送用データ出力情報検出部、（９１）・・・
放送用バッファ番号エンコード回路、（９２）・・・放
送用ＦＩＦＯ記憶メモリ、（９４）・・・放送用スイッ
チ制御回路、（９５）・・・放送用スイッチ。 なお、各図中、同一符号は同一または相当部分を示す。
の構成例を示す図、第２図は第１図における各部の信号
フォーマットの一例を示す図、第３図は従来の共通バッ
ファ形パケット交換装置の構成例を示す図、第４図は第
３図における各部の信号フォーマットの一例を示す図で
ある。 （１）・・・入線、 （２）・・・出線、 （４）・・・バッファメモリ、 （５）・・・ヘッダ記憶回路、 （５ａ）・・・出力情報検出部、 （６）・・・出線選択回路、 （７１）・・・バッファ接続スイッチ回路、（７２）・
・・ＦＩＦＯ記憶メモリ、 （７３）・・・バッファ番号エンコード回路、（９０ａ
）・・・放送用データ出力情報検出部、（９１）・・・
放送用バッファ番号エンコード回路、（９２）・・・放
送用ＦＩＦＯ記憶メモリ、（９４）・・・放送用スイッ
チ制御回路、（９５）・・・放送用スイッチ。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 複数の入線より入力され所定の出線へ選択出力される所
定フォーマットのデータを記憶するバッファメモリ群と
、各バッファメモリ対応に設置され、記憶したデータよ
りバッファメモリ識別情報、及びデータの行先情報より
出線情報を検出する出力情報検出部と、各出線に対応し
て設けられ、それぞれが各出力情報検出部より情報を入
力し、出線情報入力時に、バッファメモリ識別情報で示
されるバッファメモリを当該出線に順次接続するバッフ
ァ接続部とを備えた共通バッファ形交換装置において、
入力された各データより同一のデータを同時に複数の出
線へ出力する放送用データを識別し、該放送用データよ
り複数の出線情報及びバッファメモリ識別情報を検出す
る放送用データ出力情報検出部と、上記各バッファ接続
部に備え、放送用データ出力情報検出部よりの出線情報
入力時に、バッファメモリ識別情報の入力を、上記出力
情報検出部より放送用データ出力情報検出部へ切り換え
る放送用スイッチと、該放送用スイッチを切り換え制御
し、放送用データと非放送用データの出力制御を行なう
放送用スイッチ制御部とを備えたことを特徴とする共通
バッファ形交換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321094A JPH03182140A (ja) | 1989-12-11 | 1989-12-11 | 共通バッファ形交換装置 |
| US07/513,562 US5128931A (en) | 1989-12-11 | 1990-04-24 | Data exchange apparatus |
| DE69027584T DE69027584T2 (de) | 1989-12-11 | 1990-04-25 | Vorrichtung zur Datenvermittlung |
| CA002015430A CA2015430C (en) | 1989-12-11 | 1990-04-25 | Data exchange apparatus |
| EP90107879A EP0432346B1 (en) | 1989-12-11 | 1990-04-25 | Data exchange apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321094A JPH03182140A (ja) | 1989-12-11 | 1989-12-11 | 共通バッファ形交換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03182140A true JPH03182140A (ja) | 1991-08-08 |
Family
ID=18128751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1321094A Pending JPH03182140A (ja) | 1989-12-11 | 1989-12-11 | 共通バッファ形交換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5128931A (ja) |
| EP (1) | EP0432346B1 (ja) |
| JP (1) | JPH03182140A (ja) |
| CA (1) | CA2015430C (ja) |
| DE (1) | DE69027584T2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5398235A (en) * | 1991-11-15 | 1995-03-14 | Mitsubishi Denki Kabushiki Kaisha | Cell exchanging apparatus |
| JP2671699B2 (ja) * | 1991-11-15 | 1997-10-29 | 三菱電機株式会社 | セル交換装置 |
| JPH06132974A (ja) * | 1992-10-20 | 1994-05-13 | Toshiba Corp | パケット・ディスアセンブル用バッファ |
| GB9309468D0 (en) * | 1993-05-07 | 1993-06-23 | Roke Manor Research | Improvements in or relating to asynchronous transfer mode communication systems |
| US5465331A (en) * | 1992-12-23 | 1995-11-07 | International Business Machines Corporation | Apparatus having three separated and decentralized processors for concurrently and independently processing packets in a communication network |
| MX9308193A (es) * | 1993-01-29 | 1995-01-31 | Ericsson Telefon Ab L M | Conmutador atm de acceso controlado. |
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| EP0848891B1 (en) * | 1996-07-09 | 2009-12-09 | International Business Machines Corporation | Switching device, method and apparatus |
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| US6483831B1 (en) | 1997-12-19 | 2002-11-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Asynchronous transfer mode switch |
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| DE19841447A1 (de) * | 1998-09-10 | 2000-03-16 | Siemens Ag | Verfahren zum Übertragen von Daten über mehrere Schnittstellen |
| EP1142235A2 (en) * | 1998-12-18 | 2001-10-10 | Telefonaktiebolaget LM Ericsson (publ) | Internet protocol handler for telecommunications platform with processor cluster |
| US6912390B2 (en) * | 2000-12-22 | 2005-06-28 | Telefonaktiebolaget Lm Ericsson | Connection handling in SRNC relocation |
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| JP2009223996A (ja) * | 2008-03-18 | 2009-10-01 | Fujitsu Ltd | 記録装置 |
| WO2011111210A1 (ja) * | 2010-03-11 | 2011-09-15 | 富士通株式会社 | データブロック読出制御装置 |
Family Cites Families (6)
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|---|---|---|---|---|
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| US4730305A (en) * | 1986-04-11 | 1988-03-08 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fast assignment technique for use in a switching arrangement |
| JPH0714164B2 (ja) * | 1987-02-19 | 1995-02-15 | 富士通株式会社 | ヘッダ駆動パケット交換機 |
| US4910731A (en) * | 1987-07-15 | 1990-03-20 | Hitachi, Ltd. | Switching system and method of construction thereof |
| JPH0683261B2 (ja) * | 1987-05-26 | 1994-10-19 | 富士通株式会社 | ヘッダ駆動形パケット交換機 |
| JP2667868B2 (ja) * | 1988-04-06 | 1997-10-27 | 株式会社日立製作所 | セル・スイッチング・システム |
-
1989
- 1989-12-11 JP JP1321094A patent/JPH03182140A/ja active Pending
-
1990
- 1990-04-24 US US07/513,562 patent/US5128931A/en not_active Expired - Fee Related
- 1990-04-25 EP EP90107879A patent/EP0432346B1/en not_active Expired - Lifetime
- 1990-04-25 DE DE69027584T patent/DE69027584T2/de not_active Expired - Fee Related
- 1990-04-25 CA CA002015430A patent/CA2015430C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0432346A1 (en) | 1991-06-19 |
| CA2015430C (en) | 1998-03-31 |
| EP0432346B1 (en) | 1996-06-26 |
| CA2015430A1 (en) | 1991-06-11 |
| DE69027584D1 (de) | 1996-08-01 |
| US5128931A (en) | 1992-07-07 |
| DE69027584T2 (de) | 1997-02-06 |
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