JP2845588B2 - セル交換用バッファメモリ制御回路、および、該セル交換用バッファメモリ制御回路を具備するセル交換機、および、セル交換用バッファメモリの制御方法 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 セル交換用バッファメモリ制御方法および回路に関
し、 低優先セルのアドレスに高優先セルを上書きして、低
優先セルの廃棄を行ない、高優先セルの上書きによって
も、セルの伝送順序逆転を生じないように制御すること
を目的とし、 入力回線から受信した、優先度を有するセルを蓄積す
るバッファメモリと、 該バッファメモリの空アドレスを、そのバッファメモ
リの書き込みアドレスとして出力する書き込みアドレス
出力手段と、セルの優先度毎に、そのセルの書き込みア
ドレスを順次記憶し、各優先度毎に前記記憶した順に読
出すことが可能な書き込みアドレス記憶手段と、該書き
込みアドレス記憶手段から読み出したアドレスを読み出
しアドレスとして前記バッファメモリに与え、読み出し
たセルを出力回線へ出力するとともに、前記読み出しア
ドレスを空アドレスとして前記書き込みアドレス出力手
段に通知する読み出しアドレス出力手段と、前記書き込
みアドレス記憶手段に記憶された低優先度セルの書き込
みアドレスを空アドレスとして前記書き込みアドレス出
力手段に通知するセル廃棄手段とを備えたことを特徴と
するように構成する。

〔産業上の利用分野〕

本発明は、ルーティングのためのヘッダを有する固定
長のセル（パケット）を用いて、音声、画像、データ等
の時分割多重通信情報を交換制御するセルスイッチング
システムに係わり、特に、音声等の回線交換情報とデー
タ等のバースト交換情報を統合して交換するのに好適な
セルスイッチングシステムに関する。

上記のような固定長のセルを用いた通信モードとして
ATM（Asynchronous Transfer Mode）が知られている。A
TMに適用されるATMスイッチング方式では、発呼者から
の呼の受付時に、ATM網で使用する予想帯域を申告して
もらうとともに、その呼の宛先に対応して、その呼に対
して論理パス（VPI）及びその論理パスに属する論理チ
ャネル（VCI）を割当て、これらVPI/VCIをセルのヘッダ
情報として伝送する。ATMスイッチングシステムでは、
セルのヘッダ情報であるVPI/VCIにより、セルの送信元
（発呼者）を特定し、送信元が申告した帯域を管理し、
スイッチング制御を行なう。ATMスイッチングシステム
では、全ての通信情報が固定長のセルとして取り扱われ
るため、音声のように実時間性が要求される回線交換モ
ードと、遅延はある程度許されるがバースト的に発生す
るデータとを同時にスイッチングする必要がある。バー
スト的に大量のデータが発生した場合、このデータにつ
いて申告された帯域より大きいトラヒックが入力され、
網が輻輳するとセルの廃棄が生じる。これを防止するた
め、予めセルを廃棄特性・品質等に応じた優先クラスに
別けて伝送し、網が輻輳した時に優先クラスの低いセル
の入力を制限して網の輻輳状態を緩和し、優先クラスの
高いセルを優先的にスイッチングして各優先クラスの特
性を満足させる制御が要請されている。

〔従来の技術〕

特表平１−500634号（平成１年３月１日公開）公報に
は、このようなセルスイッチングシステムの具体例が記
載されている。

第８図〜第12図は、特表平１−500634号公報に記載さ
れたセルスイッチングッシステム（自己ルーチング交換
システム）における通話路の構成図である。第８図の自
己ルーチング通話路30は１または複数の基本スイッチン
グユニットからなる。本図では１つの基本スイッチング
ユニットからなる通話路30を示す。この基本スイッチン
グユニットは、入力段自己ルーチングスイッチモジュー
ル（SRM）31と、中間自己ルーチングスイッチモジュー
ル（SRM）32と、出力段自己ルーチングスイッチモジュ
ール（SRM）33とから構成される。SRM_ijを図示のように
多段リンク接続する。

この多段リンク接続では、SRM₁₁→SRM₂₁→SRM₃₁の他
にSRM₁₁→SRM_2m→SRM₃₁の如き他のパスがある。

入線Ｎ本に対し、入力段SRM₁₁のスイッチSRM₁₁〜SRM
_1N/nは各々、入力端数はｎ、出力端数はｍ、個数はN/n
とし、中間段SRM12のモジュールSRM₂₁〜SRM_2mは各々、
入力端数をN/n、出力端数をN/n、個数をｍとし、出力段
SRMのモジュールSRM₃₁〜SRM_3N/nは各々、入力端数を
ｍ、出力端数をｎ、個数をN/nとする。L_ijは１次リン
ク、M_ijは２次リンクである。

入力団モジュール（31）SRM₁₁〜SRM_1m/nの入力端は入
線に接続し、出力端は中間段SRM12の各モジュールの入
力端へ接続し、SRM₁₁のｍ個の出力端はｍ個の中間段SRM
のモジュールSRM₂₁〜SRM_2mの各入力端の１つへ接続す
る。SRM_1N/n等も同様に、接続し、中間段のモジュール
の各N/nの出力端も出線側のN/n個のモジュールSRM₃₁〜S
RM_3N/nの各ｍ個の入力端の１つに接続する。

この例ではスイッチモジュールSRM_ijは入力段、中間
段、出力段と３段構成であるが、さらに、中間段を第８
図と同様の３段で構成し、合計５段などにしてもよい
（基本スイッチングユニットが２つになる）。また入力
段スイッチモジュールSRM₁₁〜SRM_1N/nの入力端の総数は
Ｎ個で入線数と等しくしてあり、出力段のスイッチモジ
ュールSRM₃₁〜SRM_3N/nの総出力端数はＮで出線数と等し
くしてあり、また中間段のスイッチモジュールSRM₂₁〜S
RM_2mの入力端数はmN/nで入力段スイッチモジュールの出
力端数と等しく、出力端数もmN/nで出力段スイッチモジ
ュールの入力端数と等しくなっていて空きはない例を示
しているが、これは空きがあるようにしておいてもよ
い。特に増設が予想される場合は中間段スイッチモジュ
ールを多く（所要数だけ）設置し、入、出力段スイッチ
モジュールを少なく設置しておくとよい。

第９図は自己ルーチングスイッチパスの入線側に現れ
る情報のフォーマットの第１例を示す図、第10図は自己
ルーチングスイッチパスの入線側に現れる情報のフォー
マットの第２例を示す図である。

入線に入ってくるパケットあるいはセルには第９図、
第10図に示すようにルーチングヘッダからなる制御情報
（Ｃ・INF）RH₁,RH₂,…RHnを持たせておく。これは第９
図のように伝送情報（Ｔ・INF）と直列でもよく、第10
図のように並列でもよい。後者の場合は勿論制御情報専
用線が必要である。制御情報RH₁,RH₂,…は第ｉ次リンク
の番号すなわち第ｉ段のスイッチモジュールの出力端番
号を示すもので、各スイッチモジュールはこの番号を見
て伝送情報を該当リンクすなわち、指定の出力端へ案内
する。

またこの自己ルーチング通話路10では入線および出線
間のパスのルートの種類が複数であり、トラフィックの
輻輳時の処理に大きな利点を有する。即ち、パケット交
換あるいはセル交換では、特にデータの伝送を行うと
き、データ発生量は時間的に大幅に変わることが多く、
このため単一のパスでは伝送遅延が大幅に変動する。し
かし本発明のように複数パスがあれば、負荷を分散させ
ることが可能であり、さらに、輻輳時の他のルートをと
らせることができ、伝送遅延を少なくすることができ
る。

第11図は第８図に示す通話路の具体例を示す図であ
り、N29,n＝ｍ＝３とした場合の例を示す。３×３のSRM
_ijは入力段、中間段、出力段に各３個あり、１次リンク
L₁₁,L₁₂,L₁₃は入力段スイッチモジュールSRM₁₁の３個の
出力端を中間段スイッチモジュールSRM₂₁〜SRM₃₃の各１
番目最上段の入力端に接続し、１次リンクL₂₁〜L₂₃,L₃₁
〜L₃₃もこれに準ずる。２次リンクM₁₁〜M₁₃は、中間段
スイッチモジュールSRM₂₁の３個の出力端を出力段の３
個のスイッチモジュールSRM₃₁〜SRM₃₃の各１番目の入力
端へ接続し、２次リンクM₂₁〜M₂₃,M₃₁〜M₃₃もこれに準
ずる。

この自己ルーチング通話路では最初にSRM₁₁,SRM₂₁〜SRM
₂₃,SRM₃₁を設置しておくと、SRM₁₂とSRM₃₂,SRM₁₃とSRM
₃₃の設置は既設部分を何ら変更することなく、単にL₂₁
〜L₂₃,L₃₁〜L₃₃及びM₂₁〜M₂₃,M₃₁〜M₃₃を図示の如く結
線するだけで行うことができる。

また例えば入線＃９を出線＃３へ導くパスはSRM₁₂→S
RM₂₁→SRM₃₁,SRM₁₃→SRM₂₂→SRM₃₁,SRM₁₂→SRM₂₃→SRM
₃₁の３パスがあり、SRM₁₃とSRM₃₁間のトラフィックをSR
M₂₁〜SRM₂₃へ分散させる事ができ、さらにSRM₂₁にトラ
フィックが集中していて遅れが出るような場合にはSRM
₂₂又はSRM₂₃経由のパスに変更すればよく、遅れを少な
くすることができる。

第12図は自己ルーチングスイッチモジュール（SRM）
の具体例を示すセルバッファ制御回路の回路図であり、
３×３構成のSRMを例にとって示す。I_iは制御情報検出
回路、D_iは伝送情報遅延回路、DM_iはデマルチプレク
サ、DEC_iは制御情報デコード回路、FM_ijはバッファメモ
リ、例えばFirst−IN First−Out（FIFO）メモリ、SEL_i
はセレクタ、SC_iはFIFOのメモリFM_ijのリクエスト信号R
_ijを受けてセレクタSEL_iの制御を行うセレクタ制御回路
である。

入力線＃１〜＃３（ｉ）に入る信号は前述の伝送情報
＋制御情報（T.IXF＋C.IXF）の形をしており、検出回路
I_iはこの制御情報を抽出してデコード回路DC_iへ送る。
制御情報は、自己ルーチング通話路10が３段構成であれ
ば１段（入力段）目用ルーチングヘッダRH₁、２段（中
間段）目用RH₂、３段（出力段）目用RH₃の３種あるか
ら、検出回路I_iは当該自己ルーチングスイッチモジュー
ルSRMが第何段目であるかにより、該当する制御情報RH
を抽出する。デコード回路DEC_iは入力された制御情報が
出力端ｊを示すものであれば、デマルチプレクサDM_iを
操作して当該FIFOメモリFM_ijに伝送情報を送る。例えば
入力端＃１の制御情報が出力端＃２を示すものであれ
ば、DEC₁はDM₁を操作して入力端＃１の情報をFM₂₁に入
力する。セレクタ制御回路SC₁はFIFOメモリFM₁₁〜FM₁₃
に伝送情報は入ると、セレクタSEL_iを操作して該伝送情
報を出力端＃１へ送出する。他も同様である。

セレクタ制御回路SC_jは、例えばFIFOメモリFM_ijから
のリクエスト信号R_ijを常時走査しており、リクエスト
信号R_ijが検出されると、当該FIFOメモリFMの内容をセ
レクタSEL_iを通して出力させるように動作する。あるい
はR_ijは割込み入力としてSC_jに入力し、割込みが入ると
SC_jは当該FIFOメモリFMの内容をセレクタSLを通して出
力させる。

FIFOメモリFM_ijに複数パケットあるいはセル分の容量
を持たせておくと、バッファ機能が得られ、一時的に伝
送データが増大するような場合にも充分対応できる。

制御情報Ｃ・IXFは、入力例で当該呼（パケット又は
セル）に直列に又は並列に付加する。発呼時に、呼処理
により、ある呼に対する制御情報を決定したら、その呼
のVCN（Virtual channel number）と該制御情報をテー
ブルに登録しておき、入力してくる該呼に対しては該テ
ーブルを参照して該制御情報を付加する。制御情報は、
この多段リンク構成のスイッチモジュール群を通って行
く間必要であるから付加されているが、出線に出れば不
必要であるから除かれる。

第13図はセルバッファ制御回路の他の例を示すブロッ
ク図である。第12図に示した自己ルーチングスイッチモ
ジュールSRMでは、同一出力端に転送情報例えばパケッ
トが集中するパケット衝突回避のためにFIFOメモリを備
えているが、例えば入力端数と出力端数がそれぞれＮ本
の場合、このFIFOモモリはN²個必要となる。したがって
入線および出線数が増大すると、必要なFIFOメモリの数
は指数関数的に増大することとなる。またFIFOメモリに
記憶させる内容はパケット全体であり、バッファ機能を
持たせるために複数パケットを記憶できるようにFIFOメ
モリの記憶容量を設定することを考慮すると、FIFOメモ
リとして記憶容量の大きなものが必要となる。しかしこ
のようにFIFOメモリの記憶容量を大きく設定したとして
も、パケットの衝突が生じる確率は高くないので、通常
はFIFOメモリの記憶領域が全て使用されているわけでは
なく、メモリの使用効率は高くない。

したがって第13図では、入線数および出線数の増大に
対してもメモリ手段を大幅に増大させることなく対応で
き、かつメモリ手段を使用効率高く使用できるような自
己ルーチング通話路を提供する。第13図において、複数
の入線＃１〜＃Ｎと複数の出線＃１〜＃Ｍを備え、各入
線に入力された、ルーチングヘッダを付加した伝送情報
を、該ルーチングヘッダに基づき指定される出線に自律
的にスイッチングする自己ルーチング通話路であって、
複数の入線から並列的に入力される伝送情報を時間的に
直列な形式に変換する変換手段111と、変換手段111から
順次に送出される伝送情報Ｔ・IKFを順次に格納する伝
送情報記憶手段112と、伝送情報記憶手段112をアクセス
するアドレスを格納し、伝送情報記憶手段112に書き込
みアドレスとして順次に与える書き込みアドレス記憶手
段113と、複数の出線対応にそれぞれ設けられた複数の
読出しアドレス記憶手段114（１）〜114（Ｍ）と、書き
込みアドレス記憶手段113から送出される、手段112のア
ドレスに格納される伝送情報のルーチングヘッダRHに基
づき、ルーチングヘッダで指定される出線に対応する読
出しアドレス記憶手段114にアドレスを格納するアドレ
ス分配手段115と、複数の読出しアドレス記憶手段114
（１）〜114（Ｍ）を順次に選択して、その格納アドレ
スを伝送情報記憶手段112に、読出しアドレスとして与
えるとともに書き込みアドレス記憶手段113に格納する
アドレス選択手段116と、アドレス選択手段116のアドレ
ス選択によって伝送情報記憶手段112から順次に読み出
される伝送情報を、選択された読出しアドレス記憶手段
114に対応する出線に分配する分配手段117とを具備して
なる。

複数の入力線にそれぞれ入力されたパケット等の伝送
情報は、変換手段111によって時間的に直列なデータ形
式に変換されて伝送情報記憶手段112に順次に記憶され
ていく。この際の伝送情報記憶手段112へのアドレス指
定は書き込みアドレス記憶手段113から与えられるアド
レスによる。このアドレス指定と同時にこの書き込みア
ドレス記憶手段113からのアドレスはアドレス分配手段1
15によって、そのアドレス位置に書き込まれた伝送情報
のルーチングヘッダRHで指定される出線に対応する、読
出しアドレス記憶手段114に格納される。このようにし
て伝送情報記憶手段112には各伝送情報が格納される。
また伝送情報記憶手段112に格納されている伝送情報の
送出先出線対応の読出しアドレス記憶手段114には、該
伝送情報を読み出すためのアドレスが格納される。

アドレス選択手段116は読出しアドレス記憶手段114
（１）〜114（Ｍ）から順次に、格納されている読出し
アドレスを読み出し、これを用いて伝送情報記憶手段11
2から伝送情報を読み出し、この読み出した伝送情報を
分配手段117でその伝送情報の送出先に相当する出線に
分配する。また読出しアドレス記憶手段114（１）〜114
（Ｍ）から読み出された読出しアドレスは書き込みアド
レス記憶手段113に再び格納され、伝送情報記憶手段112
のアドレス指定のために用いられる。

第14図は第13図を実現する具体例を示す回路図であ
り、時分割多重部（MUX）121はＮ個の入線＃１〜＃Ｎを
収容しており、各入線＃１〜＃Ｎにそれぞれ並列的に入
力されるパケットＰ（１）〜Ｐ（Ｎ）を時分割多重して
時系列な形態にし、入ハイウェイHW1に送出する。この
入ハイウェイHW1はランダムアクセスメモリ（RAM）122
のデータ入力端DIに接続されており、このRAM122に、入
ハイウェイHW1上のパケットが順次に記憶される。RAM22
に対するアドレス指定は空きアドレスメモリ４に格納さ
れているアドレスを用いて行われる。この空きアドレス
メモリ124はFIFOメモリで構成されており、RAM122のア
ドレス数に相当する数のアドレスを記憶できる容量を備
えている。

空きアドレスメモリ124から出力されるアドレスはRAM
122の書き込みアドレス入力端WAおよびアドレス分配部
（DS）126の入力端に導かれる。アドレス分配部126はル
ーチングヘッダコピー部（RHC）128によって切換え制御
されて、入力されたアドレスを出端子用FIFOメモリ125
（１）〜125（Ｍ）の何れかに格納する。FIFOメモリ125
（１）〜125（Ｍ）は、時分割多重分離部123に収容され
ているＭ個の出線＃１〜＃Ｍにそれぞれ対応してＭ個設
けられており、出線＃１〜＃Ｍにおけるパケットの衝突
を回避するための複数個分のアドレスを記憶できる容量
を備えている。ルーチングヘッダコピー部128は入ハイ
ウェイHW1に接続されており、入力ハイウェイHW1上のパ
ケットのルーチングヘッダRHを読み取り、それをアドレ
ス分配部126に与えるように構成されている。

FIFOメモリ125（１）〜125（Ｍ）の内容はアドレス選
択部（SEL）127によって順次に選択されて読み出され、
RAM122の読出しアドレス入力端RAおよび空きアドレスメ
モリ124の入力端に送出される。RAM122のデータ出力端D
Oから読み出されたパケット情報は出ハイウェイHW2に順
次に送られる。この出ハイウェイHW2上のパケット情報
は時分割多重分離部123に入力され、ここで順次に出線
＃１〜＃Ｍに振り分けられる。時分割多重部121、アド
レス選択部127、および時分割多重分離部（DMX）123は
クロック源（CLK）129からのクロックのタイミングでそ
れぞれ作動される。

いま時分割多重部121の入線＃１〜＃Ｎにそれぞれパ
ケットＰ（１）〜Ｐ（Ｎ）が入力されているものとす
る。各パケットＰ（１）〜Ｐ（Ｎ）は伝送情報Ｔ・INF
とルーチングヘッダRHとからなる。時分割多重部121は
これらパケットＰ（１）〜Ｐ（Ｎ）を時分割多重して時
間的に直列なデータ列に並べ換えて入ハイウェイHW1に
送出する。したがって入ハイウェイHW1上のデータ速度
は各入線＃１〜＃Ｎ上でのデータ速度のＮ倍となる。

これらの各パケットＰ（１）〜Ｐ（Ｎ）はRAM122に順
次に記憶されていく。この際のRAM122に対するアドレス
指定は空きアドレスメモリ124から順次に読み出される
アドレスを書込みアドレスすることにより行われる。空
きアドレスメモリ124から読み出されたアドレスはRAM12
2に送られると同時に、アドレス分配部126を介してFIFO
メモリ125（１）〜125（Ｍ）の一つに格納される。

すなわち、ルーチングヘッダコピー部128は入ハイウ
ェイHW1上の各パケットＰ（１）〜Ｐ（Ｎ）のルーチン
グヘッダRHを読み取り、このルーチングヘッダRHによっ
て当該パケットが出線＃１〜＃Ｍの何れに出力されるべ
きかを識別する。そしてそのルーチングヘッダRHを用い
てアドレス分配126を切換え制御し、空きアドレスメモ
リ124から送られてきたアドレスを、RAM122の当該アド
レス位置に記憶されるパケットが送出されるべき出線に
対応するFIFOメモリ125に格納する。

例えば入線＃１に入力されたパケットＰ（１）の送出
先が出線＃２である場合、当該パケットＰ（１）は空き
アドレスメモリ124からのアドレスで指定されるRAM122
のアドレス位置に書き込まれ、同時にそのアドレスはル
ーチングヘッダコピー部128およびアドレス分配部126の
制御によって、当該パケットＰ（１）の送出先である出
線＃２対応のFIFOメモリ125（２）に振り分けられて格
納される。出線＃２へ送出されるべきパケットが同時に
複数個存在して衝突を起こしている場合はFIFOメモリ12
5（２）にその複数個のアドレスが格納されることにな
る。

このようにしてRAM122には入力されたパケットＰ
（１）〜Ｐ（Ｎ）が順次に格納され、同時に、これらパ
ケットＰ（１）〜Ｐ（Ｎ）が格納されているRAM122のア
ドレス情報が、各パケットＰ（１）〜Ｐ（Ｎ）の送出先
の出線対応の出線用アドレスFIFOメモリ125に格納され
る。

RAM122に格納されたパケットＰ（１）〜Ｐ（Ｎ）の読
出しは、アドレス選択部127がクロック源129からのクロ
ックによるタイミングで、FIFOメモリ125（１）〜125
（Ｍ）をその順序で逐次に選択してそれに格納されたア
ドレスを読み出し、それをRAM122に読出しアドレスとし
て与えることによって行われる。これによりRAM122から
出ハイウェイHW2を介して時分割多重分離部123に順次に
パケットが送出されることとなる。このアドレス選択部
127で選択されたアドレスは同時に、空きアドレスメモ
リ124に送られて格納され、RAM122へのパケットの書込
みアドレスとして再び使用される。

時分割多重分離部123は、例えばFIFOメモリ125（１）
からのアドレスで読み出したパケットは出線＃１へ、FI
FOメモリ125（２）からのアドレスで読み出したパケッ
トは出線＃２へ…FIFOメモリ125（ｋ）からのアドレス
で読み出したパケットは出線＃ｋへというように、入力
されたパケットを順次にその出線＃１〜＃Ｍに振り分け
る。これにより入線＃１〜＃Ｎに入力されたパケットＰ
（１）〜Ｐ（Ｎ）はそれぞれのルーチングヘッダRHで指
定される送出先出線に送られることとなる。

かくして、第12および13図によれば、自己ルーチング
通話路を構成するに必要なメモリ手段は、パケットを格
納するためのRAM等のメモリと、RAMの空きアドレスを格
納するための空きアドレスメモリと、RAMの読出しアド
レスを格納するための出線の数分の出線用アドレスメモ
リ125とでよい。この結果、自己ルーチング通話路の入
線数および出線数が増大した場合にも、必要なメモリ手
段の数を大幅に削減することができる。この効果は入線
および出線の数が増加すればするほど顕著となる。また
空きアドレスメモリ124および出線用アドレスメモリ125
はRAM122のアドレスを記憶する分だけの小容量のもので
構成できる。さらにまたパケット情報を記憶するRAM122
の使用効率を高くすることができる。

上記特表平１−500634号公報のセルバッファ制御回路
には、セルの優先クラスに基づいた制御についての記載
はない。セルの優先クラスに基づいた制御については、
ISS '90 Vol.5,June 1990,pp21−26,“An ATM Switchin
g System Based on a distributed control architectu
re"に記載されている。第15図、第16図は、この文献で
記載されているセルの優先クラスに基づいた制御を説明
した図である。この文献の第15図に基づく説明による
と、セルヘッダにルーチング情報としてのVPI・VCIの他
に、Service Class bit（SCL）及びviolation tag（C b
it）を設け、SCLによりセルの２つの優先度を規定する
とともに、VCIにより、transport classを規定すること
が記載されている。また、C bitは、申告帯域を超えて
入力されたセルに対して、マーク（violation tag）を
施すためのビットである。

これらの情報を用いて、優先クラスに基づいた制御を
行なうための模式的構成が第16図を参照して説明されて
いる。

第16図によると、各優先クラス毎に、セルを蓄積する
バッファを設け、優先制御を行なうことが示されてい
る。

第17図は、上記文献に基づく優先制御に説明するため
の図である。

この優先制御方式では、通話路のバッファメモリ（第
12図のFM₁₁〜FM₃₃及び第14図RAM122に対応）が、高優先
度セル用バッファメモリ81および低優先度セル用バッフ
ァメモリ85のように、優先クラス毎に分割されており、
有効セル到着検出部82で入力セルを検出し、入力された
セルの優先クラスをプライオリティ検出部83で判別し、
優先度に応じてバッファ制御部84または86の制御により
各々のバッファメモリ81または85に蓄積される。バッフ
ァメモリからの読み出しは、読み出し順序制御部88の制
御の下にバッファ制御部84または86を制御して優先クラ
スの高いほうから優先的にセレクタ87を介して出力ハイ
ウェイに読み出す。

第17図の構成は、特表平１−500631号公報に記載され
た、第12図の構成と同様の問題を有している。即ち、セ
ルを格納するバッファが優先クラス毎に必要であり、ハ
ードウェアが膨大である。また各優先クラス毎のセルの
トラヒック量は必ずしも平均的に分布していない。特定
の優先クラスＡにトラヒックが集中し、他の優先クラス
B,C,…のトラヒックが少ない場合、優先クラスB,C,…の
バッファメモリ容量に余裕があっても、優先クラスＡの
バッファがFullとなって、この優先クラスＡに属するセ
ルがバッファのオーバフローにより廃棄される可能性が
ある。これを防止するためには、大容量のバッファメモ
リが優先クラス分だけ必要となり、前述のとおり、膨大
なハードウェア量が必要となってしまう。

類似の構成は、１）信学技報Vol.88,No.128,SSE88−5
7"帯域優先権付きATM交換用バッファの検討"1988年７月
20日発行、２）電子情報通信学会論文誌Vol.J71−B No.
3 pp358−367 “多元パケット交換システムにおけるパ
ケット優先転送方式とバッファ管理方式の評価”、1988
年３月発行、及び３）Boston ICC '89 Conference Reco
rd.Vol.2 of 3,pp718−721,“On the use of prioritie
s in ATM Switching Structres" June 11−14,1989に
もそれぞれ記載されている。

優先クラスに基づいた制御を行なうセルバッファ制御
回路の他の構成が、特開平２−1669号公報（平成２年１
月５日公開）に記載されている。第18図、第19図は、特
開平２−1669号に記載されたセルバッファ制御回路の構
成を示すものである。

第18図に示すように、セルバッファ制御回路に関して
特開平２−1669号に記載された構成によると、アイドル
アドレスFIFO103のデータ出力（DO）は、そのままメイ
ンバッファ105の書込みアドレス（WA）に接続される。
また、メインバッファ105にはセル本体のみを書込み、
次アドレス情報は書き込まない。第19図に用いてこの構
成のポイントであるアドレスFIFO群1201について説明す
る。

出線番号入力（DEST）は出線番号デコーダ（WDEC）13
11に接続され、そのｍ本のデコード出力はそれぞれｍ個
のFIFOバッファ1303〜1304の書込み信号（WCK）入力に
接続される。FIFOバッファ1303〜1304のデータ入力は、
第18図のアイドルアドレスFIFOのデータ出力である。FI
FOバッファ1303〜1304のデータ出力は読出アドレスセレ
クタ1305を介して読出アドレス出力（RAD）となる。読
出アドレスセレクタ1305は制御カウンタ入力（RACNT）
を選択入力とする。制御カウンタ入力（RACNT）は更に
読出順序デコーダ1302の入力と空状態セレクタ（EPSE
L）1306の選択入力に接続される。読出順序デコーダ130
2のデコード出力は各FIFOバッファの読出し信号（RCK）
入力に接続される。各FIFOバッファの空き状態信号（E
P）は空状態セレクタ（EPSEL）を介して、キュー状態表
示出力（STS）となる。

このセルバッファ制御回路では、セル書込み時はアイ
ドルアドレスFIFOから空アドレスを取出し、これをその
ままメインバッファの書込みアドレスとする。同時に該
アドレスを、アドレスFIFO群1201の中のそのセルの宛先
出線番号に対応するFIFOバッファに書込む。読出し時
は、各FIFOバッファから順にアドレスを取出し、これを
読出しアドレスとしてメインバッファからセルを読出
す。FIFOバッファが空の時はEP出力が出される。

この構成では、出線当りのバッファ可能セル数がアド
レスFIFO群の中のFIFOバッファの容量で制限されてしま
うが、この容量を充分大きめにとっておけば、全体とし
ては簡単な構成である。

ヘッダ交換テーブル102のデータ出力にクラス表示出
力があり、これがアドレスFIFO群1601のクラス入力（CL
S）に接続される。クラス入力（CLS）は、例えば第15図
に示すセルのヘッダ部に設けられたSCL bit,C bitを検
出することにより識別することが可能である。

この例では、読出順序に優先、非優先の２クラスを設
けている。そこで、各出線対応に２つずつのFIFOバッフ
ァ（例えば1702と1704）を設けている。FIFOバッファの
書込み信号入力（WCK）は出線番号デコーダ1301のデコ
ード出力と、クラス情報デコーダ1701のデコード出力の
AND条件をとっている。また読出し信号入力（RCK）は読
出し順序デコーダ1302のデコード出力と各FIFOの空状態
表示出力（EP）とのANDをとっている。この構成によれ
ば、セルの書込み時は、書込みアドレス（WAD）はその
出線番号とクラスに応じたFIFOバッファへ格納され、セ
ルの読出し時には、読出し優先側のFIFO（例えば1702）
が空になるまでは常にこちらのFIFOから読出しアドレス
が出力され、このFIFOが空になると始めてもう一方のFI
FO（例えば1704）が読み出される。

特開平２−1669号公報に記載されたセルバッファ制御
回路では、セルの優先クラス別にこのセルを格納するセ
ルバッファのアドレス蓄積用FIFOを設けることによっ
て、セルバッファを各優先クラスで共用化する構成が示
されている。しかしながら、上記セルバッファ制御回路
においては、セル廃棄を防止するための構成のみ説明さ
れているだけであり、輻輳時（例えばセルバッファがFu
llの時に、各優先クラスの廃棄特性等を満足させる構
成）については検討されていない。

従って、特開平２−1669号公報に記載されたセルバッ
ファ制御回路では先に述べたような要請を満足させるこ
とはできない。

一方、特開平２−190059号公報（平成２年７月26日公
開）には、第20図に示すようなセルバッファ制御装置が
記載されている。第20図の動作は、特開平２−190059号
公報によると、次のとおりである。

入力端子50よりパケット80が優先識別回路18に送られ
てくると、優先識別回路18は、パケット80がきたことを
検出し、かつヘッダ82の廃棄優先ビットエリア86に廃棄
優先ビットが記録されているかどうかを識別する。識別
回路18は、受信したパケット80の廃棄優先ビットの有無
を、廃棄アドレス発生回路16および制御回路10に通知す
るとともに、このパケット80をバッファメモリ20のデー
タ入力端子Dinに送る。

制御回路10は、バッファメモリ20に空きがあるときに
パケットが到着した知らせを受けると、このパケットが
記憶されるバッファ20のアドレス先を出力するよう書込
みアドレス発生回路12を制御する。制御回路10はまた、
このようにバッファメモリ20がフルでない場合には、書
込みアドレス発生回路12からのアドレスがバッファメモ
リ20の書込みアドレス入力端子Ainに出力されるようセ
レクタ回路14を制御するとともに、書込み制御端子MWに
ライト信号を送信する。これにより、データ入力端子Di
nに送られたパケット80は、バッファメモリ20の書込み
アドレス入力端子Ainに示されたアドレスに記憶され
る。なお、このとき受信したパケット80が非優先パケッ
トの場合には、廃棄アドレス発生回路16は書込みアドレ
ス発生回路12より出力されたこの非優先パケットのアド
レスを記憶する。

第21図（ａ）には、第20図のセルバッファ制御回路の
バッファメモリ20がフルの状態で優先パケットを受信し
た場合の廃棄制御の動作例が、また同図（ｂ）にはバッ
ファメモリ20がフルの状態で非優先パケットを受信した
ときの廃棄制御の一例がそれぞれ示されている。なお、
ここでは理解を容易にするために白丸を優先パケットと
して、また黒丸を非優先パケットとして示してある。

バッファメモリ20がフルのときに非優先パケットを受
信すると、第21図（ｂ）に示すようにそのパケットは廃
棄される。すなわち、バッファメモリ20がフルのときに
非優先パケットを受信すると、制御回路10はバッファメ
モリ20がフルである旨の信号をセレクタ回路14に送る。
これによりセレクタ回路14は、廃棄アドレス発生回路16
より送られてきたアドレスをバッファメモリ20のアドレ
ス入力端子Ainに出力する。しかしながら受信したパケ
ット80が非優先パケットの場合には、制御回路10はメモ
リライト信号を書込み制御端子MWに出力しない。このた
め、このパケットはバッファメモリ20に記憶されずに廃
棄される。

バッファメモリ20がフルのときに優先パケットを受信
すると、第20図（ａ）に示すように、バッファメモリ20
に記憶されている非優先パケットを廃棄し、受信した優
先パケットをこのメモリ20に記憶する。すなわち、バッ
ファメモリ20がフルのときに優先パケットを受信する
と、非優先パケットのときと同様に、セレクタ回路14
は、制御回路10の制御により廃棄アドレス発生回路16か
らのアドレスを書込みアドレス入力端子Ainに出力す
る。そして、この場合には制御回路10がメモリライト信
号を書込み制御端子MWに出力するため、バッファメモリ
20は廃棄アドレス発生回路16から送られてきた非優先パ
ケットが記憶されているアドレスに、受信した優先パケ
ットを上書きする。

バッファメモリ20に記憶されたパケット80を出力する
場合、制御回路10は、読出しアドレス発生回路22を制御
してリードアドレスをアドレス入力端子Aoutに出力する
とともに、リード信号を読出し制御端子MRに出力する。
これにより、バッファメモリ20のリードアドレスに記憶
されているパケット80は、データ出力端子Doutより出力
端子52に送られる。

特開平２−190059号公報に記載されたセルバッファ制
御回路では、非優先のパケットが記憶されているバッフ
ァメモリのアドレスが、廃棄アドレス発生回路に記憶さ
れており、廃棄アドレス発生回路から出力されるアドレ
スに優先パケットが上書きされる。このセルバッファ制
御回路では、バッファメモリの書込みアドレスと読出し
アドレスが制御回路によりそれぞれ制御されて出力され
る構成である。そして、第21図（ａ）に示されるごと
く、バッファメモリがFullの時には、優先パケットは、
非優先パケット格納アドレスにランダムに書込まれる。
第21図（ａ）においてバッファメモリに格納されたパケ
ットは右から順次読出されるが如く記載されており、こ
の場合優先パケットの読出し順序は、本来X,Y,Zの順で
あるべきはずが、X,Z,Yの順に読出されてしまう可能性
がある。

従って、パケットの転送順序に逆転が生じてしまう。

固定長セルによる通信（ATM等）においては、送信側
では情報を固定長のセルに分割して順次伝送することを
基本としており、固定長のセルの伝送順序に逆転が生じ
ると、受信側では元の情報を受信したセルから再生でき
なくなり、エラーが発生する。特に、音声や画像等の実
時間性が要求される情報を、セル化して伝送する際には
問題が大きく伝送品質に大きな影響を及ぼす。セルの伝
送順序逆転の問題は、情報をセル化して伝送する場合の
特有の問題であり、前述した特表平１−500631号公報第
10頁左下欄21行目〜第11頁右下欄第15行目にかけて説明
されているとおりである。

〔発明が解決しようとする課題〕

前述した各公知文献に記載された技術では、バッファ
メモリに受信したセルをセルバッファに格納するととも
にセルの優先度に応じた廃棄処理を行なうセルバッファ
制御回路において輻輳が生じた場合に、 １）低優先セルのアドレスに高優先セルを上書きして、
低優先セルの廃棄を行ない、 ２）高優先セルの上書きによっても、セルの伝送順序逆
転を生じないように制御し、 ３）これにより、優先度に応じた伝送品質を確保しつ
つ、輻輳回避を図る ことはできない。

本発明は、これら各公知技術の課題を解決し、上記し
た１）,2）,3）を実現し得るセルバッファ制御回路を提
供することにある。

〔課題を解決するための手段〕

本発明は上記課題に鑑み、セル交換用バッファメモリ
制御回路を入力回線から受信した、優先度を有するセル
を蓄積するバッファメモリと、 該バッファメモリの空アドレスを、そのバッファメモ
リの書き込みアドレスとして出力する書き込みアドレス
出力手段と、 セルの優先度毎に、そのセルの書き込みアドレスを順
次記憶し、各優先度毎に前記記憶した順に読出すことが
可能な書き込みアドレス記憶手段と、 該書き込みアドレス記憶手段からアドレスを読み出し
たアドレスを読み出しアドレスとして前記バッファメモ
リに与え、読み出したセルを出力回線へ出力するととも
に、前記読み出しアドレスを空アドレスとして前記書き
込みアドレス出力手段に通知する読み出しアドレス出力
手段と、 前記書き込みアドレス記憶手段に記憶された低優先度
セルの書き込みアドレスを空アドレスとして前記書き込
みアドレス出力手段に通知するセル廃棄手段とで構成す
るものである。

このようなバッファメモリ制御回路において前記書き
込みアドレス記憶手段は、各々が同一優先度のセルの書
き込みアドレスを記憶する複数の記憶手段によって構成
してもよい。

また、本発明は、入力回線と出力回線とに接続され、
入力回線から受信した優先度を有するセルを出力回線へ
出力するセル交換機を 入力回線から受信した、優先度を有するセルを蓄積す
るバッファメモリと、 該バッファメモリの空アドレスを、そのバッファメモ
リの書き込みアドレスとして出力する書き込みアドレス
出力手段と、 セルの優先度毎に、そのセルの書き込みアドレスを順
次記憶し、各優先度毎に前記記憶した順に読出すことが
可能な書き込みアドレス記憶手段と、 書き込みアドレス記憶手段から読み出した読み出しア
ドレスとして該バッファメモリに与え、読み出したセル
を出力回線へ出力するとともに、該読み出しアドレスを
空アドレスとして該書き込みアドレス出力手段に通知す
る読み出しアドレス出力手段と 前記書き込みアドレス記憶手段に記憶された低優先度
セルの書き込みアドレスを空アドレスとして前記書き込
みアドレス出力手段に通知するセル廃棄手段とで構成す
るものである。

また、上記セル交換機において前記書き込みアドレス
記憶手段は、各々が同一優先度のセルの書き込みアドレ
スを記憶する複数の記憶手段によって構成してもよい。

さらに、本発明は入力回線から受信した、優先度を有
するセルを蓄積するセル交換用バッファメモリ制御方法
において、 該バッファメモリの空アドレスを、そのバッファメモ
リの書き込みアドレスとして出力し、 受信したセルの優先度を検出し、 検出したセルの優先度毎に、そのセルの書き込みアド
レスを順次記憶し、読出し、 記憶した書き込みアドレスを読み出しアドレスとして
前記バッファメモリに与え、読み出したセルを出力回線
へ出力するとともに、前記読み出しアドレスを空アドレ
スとし、 記憶した低優先度セルの書き込みアドレスを前記バッ
ファメモリの空アドレスとする各ステップを備えるもの
である。

〔作 用〕

上記構成において、バッファメモリのセルの書込みア
ドレスを、各セルの優先度毎に記憶する。そして、優先
度毎に記憶した順に、書込みアドレスを、今度はバッフ
ァメモリの読出しアドレスとして、バッファメモリに与
えるとともにこの読出しアドレスをバッファメモリの空
アドレスとする。

網の輻輳時、例えば、バッファメモリに蓄積されたセ
ル量が所定の閾値を超えた場合、、低優先度のセルの書
込みアドレスを空アドレスとし、低優先度セルが格納さ
れているバッファメモリのアドレスに、セルを上書き可
能にし、低優先度セルの廃棄を行なう。

上書きしたバッファメモリのアドレスは、再び記憶さ
れ、バッファメモリの読出しアドレスとして記憶した順
に読出される。

〔実施例〕

第１図（ａ），（ｂ）は、セル交換機通話路における
バッファメモリ制御回路の位置付けを説明するための図
である。

同図において、（ａ）は通話路の構成を示すブロック
図、（ｂ）は通話路の内のバッファ部の構成を示すブロ
ック図である。（ａ）に示すように、本発明によるセル
交換通話路は、複数の入力ハイウェイ３と複数の出力ハ
イウェイ４とを有し、入力ハイウェイ３から入るセルを
所要のパスに沿って所望の出力ハイウェイへ出力する複
数の通話ブロック１−１ないし１−ｎを備え、通話ブロ
ックはそれぞれ、対応する出力ハイウェイ（＃１ないし
＃ｎ）４毎に入力ハイウェイの数だけ設けられた、セル
の衝突回避を行うバッファ部２−1,…,2−ｍを含んでい
る。（ｂ）に示すように、各セルには、セルの廃棄特性
に応じた優先度Ｐ（第15図のSCL,Cに相当）が付加され
ている。なお、第15図に関連して説明したように、優先
度はセルヘッダの論理チャネル（VCI）に基づいて決定
しても良い。各バッファ部は、バッファメモリ５と、バ
ッファメモリ５内のセル蓄積量を測定するセル蓄積量測
定手段６と、セル廃棄手段8,9、または10を具備する。
セル蓄積量測定手段６において、セル蓄積量が、予め決
められたセル蓄積量を超えるとセル廃棄手段8,9、また
は10により優先度の低いセルを廃棄するように構成され
ている。

バッファ部２−１〜２−ｎの間を、読み出しの権利を
与えるトークンを巡回させる読み出し多重制御線12で接
続し、トークンの到着間隔が予め決められたトークン到
達間隔を越えると、セル廃棄手段8,9、または10により
優先度の低いセルを廃棄するように制御する読出し多重
制御手段７を設けてもよい。

バッファメモリ５に書き込む前の入力ハイウェイ３上
で、セル廃棄手段８が優先度の低いセルを廃棄するよう
に構成しても良い。

セル廃棄手段９は、バッファメモリ５内に既に蓄積さ
れている優先度の低いセルを廃棄するものであり、その
詳細については、後述する。

セル廃棄手段10は、バッファメモリ５から次に読み出
されるセルの優先度が低い場合、そのセルを廃棄するも
のであることが好ましい。

なお、第１図（ａ）の構成において、バッファ部２−
１〜２−ｍは各出力ハイウェイ＃１〜＃ｎ対応に設けら
れているが、第14図にて説明したように、各入力ハイウ
ェイ＃１〜＃ｍ側に時分割多重化装置MUX121を設け、各
出力ハイウェイ＃１〜＃ｎ側に時分割分離装置DMUX123
を設け、それぞれの入力ハイウェイと出力ハイウェイと
でバッファ部を共用化する構成でも良い。

第２図はバッファメモリのセル蓄積量測定のための構
成例を示すブロック図である。第２図において、21は書
き込みカウンタ、22は読出しカウンタ、23は有効セル到
着検出部、24は入力セルが有する優先度（例えば、第１
図において優先度Ｐで示される優先度）が低プライオリ
ティのときにハイレベルを出力するプライオリティ検出
部、25はプライオリティ検出部24、セル蓄積量測定装置
６、および読出し多重制御部７の出力を受けるNANDゲー
ト、26は有効セル到着検出部23から出力される有効セル
をNANDゲート25の出力に応じて通過させまたは通過させ
ないゲートである。

この構成例では、セル蓄積量測定装置６により測定し
たバッファメモリ５のセル蓄積量が、予め決められた蓄
積量（しきい値）を超えたこと、読出し多重制御線12よ
り読出し多重制御部７に入力される読み出し権利獲得の
ためのトークンの到着間隔が予め決められた時間より長
いこと、およびプライオリティ検出部24にて、バッファ
メモリの入力側で入力された有効セルのプライオリティ
（例えばセルの廃棄特性に応じた優先度）が低プライオ
リティであることを条件に、NANDゲート25からローレベ
ルが出力され、それによりゲート26は有効セル到着検出
部23の出力の通過を禁止する。こうして、優先度の低い
セルに対しては書き込みカウンタ21へ書き込みパルスを
送出しないことにより、バッファメモリ５にセルを書か
ないようにしセルを廃棄するように制御する。

第３図は第２図に示したセル蓄積量測定装置６の構成
を示す。第３図において、31はカウンタの最大値を出力
するもの、32はコンパレータ、33はカウンタ最大値から
読出しカウンタ22の値を差し引く減算器、34は減算器33
の出力と書き込みカウンタ21の出力を加算する加算器、
35は書き込みカウンタ21の値Ａから読出しカウンタ22の
値Ｂを差し引く減算器、36はコンパレータ32の出力に応
じて減算器35の出力と加算器34の出力のいずれかを出力
するセレクタ、37はセレクタ36の出力と所定のしきい値
を比較するコンパレータである。

通常、バッファメモリ５をFIFO（ファーストイン・フ
ァーストアウト）動作させると、書き込みカウンタ21の
値Ａと読出しカウンタ22の値Ｂに大小関係があるため、
各々に対してセル蓄積量を測定する必要がある。本構成
ではＡ≧Ｂの場合は減算器35によりＡとＢの補数を加算
し、またＡ＜Ｂの場合は先ず減算器33によりカウンタの
最大値とＢの補数を加算し、加算器34によりその結果と
Ａを加算する。この２つの演算結果をコンパレータ36に
て、コンパレータ32から出力されるＡとＢの大小関係に
応じて選択したのがセル蓄積量になり、それをコンパレ
ータ37にて予め決められたセル量（しきい値）と比較し
それより多かった場合にセル廃棄手段へ信号を送出す
る。

第４図は第２図に示した読出し多重制御部７の構成を
示すブロック図である。第４図において、41はセル蓄積
量測定装置６から送られてくるセル有りの情報を、読出
し多重制御線12からのトークンに応じてラッチし、読出
し多重制御線12を介して送られてくるセルの長さを示す
読出しフレームの立ち上がりに応じて内容をリセットす
るレジスタ、42はトークンの時間間隔を測定するカウン
タ、43はカウンタ43のカウント値を所定しきい値と比較
するコンパレータ、44はレジスタ41からセル有りの情報
が出力されたときのみ読出し多重制御線12上のトークン
を出力し、セル無しの場合は読出しフレームのみを出力
するセレクタである。

第５図は第４図に示した読出し多重部の動作を説明す
るタイムチャートである。第４図および第５図を参照し
て読出し多重部の動作を説明する。

読出し多重制御線12から読み出し権利を獲得するため
のトークンが入力されると、セル蓄積量測定装置６（第
２図）から入力されるバッファメモリ５内のセルの有無
情報をレジスタ41にラッチする。

バッファメモリ５内にセルが有れば読出しカウンタ22
にその信号を送出してカウンタ22をインクリメントする
ことによりバッファメモリからセルをハイウェイに読み
出す。この読み出しと同時に、トークンは読出し多重制
御線12を介して次段のバッファ部に送出される。

又、バッファメモリ５内にセルが無い場合は、入力さ
れたトークンがすぐに読出し多重制御線12を介して次段
のバッファメモリに送出される。

つまり、出力ハイウェイ毎に入力ハイウェイの数だけ
設けられた衝突回避を行うバッファメモリに均等にセル
が蓄積されていればトークンの間隔は長く、偏って蓄積
されていれば逆にトークンの間隔は短くなる。これによ
り、出力ハイウェイの使用率が各々のバッファ部で判断
でき制御が分散化できると共に、出力ハイウェイが使用
できるにも係わらず誤ってセルを廃棄することが無くな
る。この使用率の検出は入力されたトークンをカウンタ
42のロードへ入れ、コンパレータ43で次のトークンまで
のカウンタ値を予め決められたしきい値と比較し、カウ
ンタ値がしきい値以上ならNANDゲート25にハイレベル信
号を送出することで実現している。

第６図は本発明のバッファ制御回路の第１の実施例の
構成を示すブロック図である。同図において、61はプラ
イオリティ検出部、62は有効セル到着検出部、63はセレ
クタ、64は空きアドレス格納メモリ、65は高優先度セル
アドレス格納メモリ、66は低優先度セルアドレス格納メ
モリ、67はセレクタである。

この第１の実施例では、バッファメモリ５のセル蓄積
量を測定し予め決められた蓄積量（しきい値）を超える
と共に、読み出し多重制御線より入力される読み出し権
利獲得のためのトークンの到着間隔が予め決められた時
間より長い場合、バッファメモリに既に書き込まれたセ
ルのうち、優先度の低いセルのみバッファメモリから廃
棄するよう制御する。

すなわち、予めバッファメモリ５の空きアドレスを空
きアドレス格納メモリ64に書き込んでおき、有効セル
（セルの情報部にデータを有するセル）の到着を有効セ
ル到着検出部62で検出すると、空きアドレス格納メモリ
64から空きアドレスを読み出しそのアドレスにセルを書
き込むと共に、セルの優先度に従って書き込まれたアド
レスを各々のファーストイン・ファーストアウト構成の
アドレス格納メモリ（FIFO）65または66に書き込む。バ
ッファメモリ５からのトークンが入力される度に各優先
度セルに対して用意されたアドレス格納メモリ（FIFO）
65または66に蓄積されたアドレスを順次読み出すことで
セルを出力する。また、読み出されたアドレスは再び空
きアドレス格納メモリ64（FIFO）へ書き込まれる。ここ
で、セル蓄積量測定装置６においてセル蓄積量がしきい
値を超え、且つ、読出し多重制御装置７においてトーク
ンの間隔がしきい値より長い場合、低優先度セル用アド
レス格納メモリ66のファーストイン・ファーストアウト
（FIFO）動作を一時リセットし、低優先度セルアドレス
格納メモリに格納されていた所望のアドレスを空きアド
レス格納メモリ64に書き込むが、このアドレスはバッフ
ァメモリ５へ読出しアドレスとして出力しない。これに
よりバッファメモリ５内のこのアドレスの低優先度セル
が廃棄されることになる。

つまり、この所望のアドレスをバッファメモリ５の空
アドレスとし、この空アドレスを受信したセルの書込み
アドレスとすることで、受信したセルが低優先度セルに
上書きされることになるため、この低優先度セルが廃棄
されることになる。

第７図は本発明の第２の実施例の構成を示すブロック
図である。

この第２の実施例はバッファメモリ５のセル蓄積量を
測定し、予め決められた蓄積量（しきい値）を超えると
共に、読出し多重制御線より入力される読み出し権利獲
得のためのトークンの到着間隔が予め決められた時間よ
り長い場合、バッファメモリから次に読み出されるセル
のうち、優先度の低いセルのみ廃棄するよう制御する。

第２の実施例の構成は第１の実施例のそれとほぼ同じ
で、異なるのは、セル蓄積量がしきい値を超え、且つ、
トークンの間隔がしきい値より長い場合、低優先度セル
用アドレス格納メモリ（FIFO）66のファーストイン・フ
ァーストアウト動作を一時リセットして所望のアドレス
を読出す代わりにORゲート71を介して読出し信号を与
え、低優先度セル用アドレス格納メモリ66の次に読み出
されるべきセルのアドレスを空読みする（空読みしたア
ドレスはバッファメモリ５の読出しアドレスとして出力
されないためセルは読み出されない）と共に、格納され
ていたアドレスを空きアドレス格納メモリ64に書き込む
ことで、高優先度セルを出力ハイウェイへ優先的に送出
する点である。

〔発明の効果〕

以上の説明から明らかなように、本発明により、バッ
ファメモリへのセルの書込みアドレスを、優先度毎に記
憶する書込みアドレス記憶手段を設け、この書込みアド
レス記憶手段から、対応するセルの優先度毎に記憶した
順にアドレスを読み出し、バッファメモリの読出しアド
レスとすることにより、セルの優先度に係わらず各バッ
ファ部には単一のバッファメモリを設ければよく、優先
度に応じてバッファメモリを複数設ける必要がなくなる
のでハードウェアの大幅な削減が可能である。そして輻
輳時には低優先度のセルに対応した書込みアドレスをバ
ッファメモリの空アドレスとしているため、バッファメ
モリの低優先度のセルの格納アドレスにセルを上書きす
ることができ低優先度セルの廃棄が可能である。各優先
度のセルの書込みアドレスをそれぞれ記憶し、これら書
込みアドレスをファーストイン・ファーストアウト動作
する書込みアドレス記憶手段に記憶し、読出しているた
め、セル廃棄のためにバッファメモリのアドレスに上書
きしても、上書きしたセルの伝送順序が逆転することは
ない。

また、優先度として、例えば、廃棄率に関する優先度
を考えた場合、廃棄率に関して低優先度のセルを優先し
て廃棄することにより網の過負荷を抑制し、それにより
廃棄に関して高優先度のセルの廃棄率特性を満足させる
ことができる。

さらにまた、通話路のバッファメモリのセル蓄積量を
測定し、読み出し多重制御のトークン間隔により廃棄制
御を行っているため、臨時的なバーストトラックの変動
に対応できると共に、出力ハイウェイの使用率が各々が
バッファで判断できることで制御の分散化や、出力ハイ
ウェイが使用できるにも係わらず誤ってセルを廃棄する
ことが無くなる。

【図面の簡単な説明】

第１図は、セル交換機通話路におけるバッファメモリ制
御回路の位置付けを説明するための図、 第２図は、バッファメモリのセル蓄積量測定のための構
成例を示すブロック図、 第３図は、第２図に示したセル蓄積量測定装置６の構成
を示すブロック図、 第４図は、第２図に示した読出し多重制御部の構成を示
すブロック図、 第５図は、第４図の読出し多重制御部の動作を説明する
タイムチャート、 第６図は、本発明のバッファ制御回路の第１の実施例の
構成を示すブロック図、 第７図は、本発明の第２の実施例の構成を示すブロック
図、 第８図〜第12図は、特表平１−500634号公報に記載され
たセルスイッチングッシステム（自己ルーチング交換シ
ステム）における通話路の構成図、 第13図は、セルバッファ制御回路の他の例を示すブロッ
ク図、 第14図は、第13図を実現する具体例を示す回路図、 第15図、第16図は、ISS '90 Vol.5,June 1990,pp21−2
6,“An ATM Switching System Based on a distributed
control architecture"に記載されているセルの優先ク
ラスに基づいた制御を説明した図、 第16図は、優先クラスに基づいた制御を行なうための模
式的構成を示す図、 第17図は、上記文献に基づく優先制御を詳細に説明する
ための図、 第18図、第19図は、特開平２−1669号に記載され、セル
バッファ制御回路の構成を示す図、 第20図は、特開平２−190059号公報に示すようなセルバ
ッファ制御装置の図、 第21図（ａ）は、特開平２−190059号公報の第20図のセ
ルバッファ制御回路のバッファメモリ20がフルの状態で
優先パケットを受信した場合の廃棄制御の動作例を示す
図、そして 第21図（ｂ）は、特開平２−190059号公報の第20図のバ
ッファメモリ20がフルの状態で非優先パケットを受信し
たときの廃棄制御の一例を示す図である。 図において、 １−１ないし１−ｎは通話ブロック、２−１ないし２−
ｍはバッファ部、 ３は入力ハイウェイ、４は出力ハイウェイ、 ５はバッファメモリ、６はセル蓄積量測定手段、 ７は読出し多重制御手段、8,9、および10はセル廃棄手
段、 11はバッファ制御部、12は読出し多重制御線である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 祐司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 下江 敏夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−190059（ＪＰ，Ａ) 特開 平２−98255（ＪＰ，Ａ) 特開 平１−144836（ＪＰ，Ａ) 特開 平１−135154（ＪＰ，Ａ) 特開 平１−221042（ＪＰ，Ａ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】入力回線から受信した、優先度を有するセ
   ルを蓄積するバッファメモリと、 該バッファメモリの空アドレスを、そのバッファメモリ
   の書き込みアドレスとして出力する書き込みアドレス出
   力手段と、 セルの優先度毎に、そのセルの書き込みアドレスを順次
   記憶し、各優先度毎に前記記憶した順に読出すことが可
   能な書き込みアドレス記憶手段と、 該書き込みアドレス記憶手段から読み出したアドレスを
   読み出しアドレスとして前記バッファメモリに与え、読
   み出したセルを出力回線へ出力するとともに、前記読み
   出しアドレスを空アドレスとして前記書き込みアドレス
   出力手段に通知する読み出しアドレス出力手段と、 前記書き込みアドレス記憶手段に記憶された低優先度セ
   ルの書き込みアドレスを空アドレスとして前記書き込み
   アドレス出力手段に通知するセル廃棄手段とを備えたこ
   とを特徴とするセル交換用バッファメモリ制御回路。
2. 【請求項２】前記書き込みアドレス記憶手段は、各々が
   同一優先度のセルの書き込みアドレスを記憶する複数の
   記憶手段によって構成される請求項１記載のセル交換用
   バッファメモリ制御回路。
3. 【請求項３】前記セル廃棄手段は、前記バッファメモリ
   に蓄積されたセル量が所定の闘値以上となった場合に、
   低優先度セルの書き込みアドレスを空アドレスとして前
   記書き込みアドレス出力手段に通知することを特徴とす
   る請求項１記載のセル交換用バッファメモリ制御回路。
4. 【請求項４】入力回線と出力回線とに接続され、入力回
   線から受信した優先度を有するセルを出力回線へ出力す
   るセル交換機において、 入力回線から受信した、優先度を有するセルを蓄積する
   バッファメモリと、 該バッファメモリの空アドレスを、そのバッファメモリ
   の書き込みアドレスとして出力する書き込みアドレス出
   力手段と、 セルの優先度毎に、そのセルの書き込みアドレスを順次
   記憶し、各優先度毎に前記記憶した順に読出すことが可
   能な書き込みアドレス記憶手段と、 該書き込みアドレス記憶手段から読み出したアドレスを
   読み出しアドレスとして該バッファメモリに与え、読み
   出したセルを出力回線へ出力するとともに、該読み出し
   アドレスを空アドレスとして該書き込みアドレス出力手
   段に通知する読み出しアドレス出力手段と、 前記書き込みアドレス記憶手段に記憶された低優先度セ
   ルの書き込みアドレスを空アドレスとして前記書き込み
   アドレス出力手段に通知するセル廃棄手段とを備えたこ
   とを特徴とするセル交換機。
5. 【請求項５】前記書き込みアドレス記憶手段は、各々が
   同一優先度のセルの書き込みアドレスを記憶する複数の
   記憶手段によって構成される請求項４記載のセル交換
   機。
6. 【請求項６】前記セル廃棄手段は、前記バッファメモリ
   に蓄積されたセル量が所定の闘値以上となった場合に、
   低優先度セルの書き込みアドレスを空アドレスとして前
   記書き込みアドレス出力手段に通知することを特徴とす
   る請求項４記載のセル交換機。
7. 【請求項７】入力回線から受信した、優先度を有するセ
   ルを蓄積するセル交換用バッファメモリ制御方法におい
   て、 該バッファメモリの空アドレスを、そのバッファメモリ
   の書き込みアドレスとして出力し、 受信したセルの優先度を検出し、 検出したセルの優先度毎に、そのセルの書き込みアドレ
   スを順次記憶し、読出し、 記憶した書き込みアドレスを読み出しアドレスとして前
   記バッファメモリに与え、読み出したセルを出力回線へ
   出力するとともに、前記読み出しアドレスを空アドレス
   とし、 前記バッファメモリに蓄積されたセル量が所定の闘値以
   上となった場合には、低優先度のセルの書き込みアドレ
   スを前記バッファメモリの空アドレスとすることによ
   り、該低優先度のセルを廃棄することを特徴とするセル
   交換用バッファメモリの制御方法。