JP2003224582A - アクセス制御ａｔｍスイッチ - Google Patents

Abstract

(57)【要約】 【課題】 スイッチを介した接続の品質をそこに接続
されたユニットから制御できるようにし、かつスイッチ
コア内の大きいバッファーの必要性を無くする、アクセ
ス制御付きＡＴＭスイッチを提供することが本発明の目
的である。 【解決手段】 スイッチコアマトリクスへのアクセスが
そこに接続されたスイッチポートの論理及びバッファリ
ング機能を介して監視制御される非同期転送モード（Ａ
ＴＭ）スイッチ。論理及びバッファリング機能をスイッ
チポートへ移行することによりスイッチコアは著しく簡
単化される。スイッチコアマトリクスは複数のロー、コ
ラム、及びそのクロスポイントからなりマトリクス上の
入力点から出力点への情報セルの方路を指定する経路を
提供する。スイッチコアマトリクス内のシングルストア
バッファーによりマトリクスを通過する際の個別の情報
セルの一時記憶及びハンドオフが可能とされる。スイッ
チコアマトリクスが単純であるため１個の集積回路上に
構成することができる。

Description

【発明の詳細な説明】

【０００１】（発明の背景） （発明の分野）本発明はＡＴＭ（Asynchronous Transfe
r Mode）スイッチに関し、特にＡＴＭ交換システム内に
おけるフロー制御及び等時性トラフィックの実現に関す
る。

【０００２】（関連技術の説明）“セルリレー”として
も知られる同期転送モード（ＡＴＭ）は広範なデータレ
ートスペクトラムにわたってデータを同時に多重化及び
交換する公衆網の要求を満たすように設計された電気通
信標準に基づいた技術である。このような要求はマルチ
メディア、高速データ及び画像アプリケーションの出現
によるものである。ＡＴＭは高速パケット交換概念に基
づく統計的多重化及び交換方法であり、今日のデジタル
スイッチにより使用される回路交換技術と根源的に決別
するものである。ＡＴＭでは音声、データ、及びビデオ
通信の３種の各トラフィック内の情報フローを個別の
“セル”へ分割し、各セルがアドレスすなわちセル内の
情報を配送すべき位置を指定する方向を含むようにし
て、音声、データ、及びビデオ通信に対する専用回路が
提供される。方向命令がラベルの形でセルにより運ばれ
る情報へ加えられ、セルがスイッチを介して送られる時
にＡＴＭにより処理される。広帯域ＡＴＭ交換アーキテ
クチュアの設計を進める際の要因がいくつかある。 １．音声からビデオ及びデータにわたる広範なトラフィ
ックタイプに対処する必要性、 ２．スイッチの高い動作速度（１５５Ｍｂ／ｓから１．
２Ｇｂ／ｓ以上）、及び ３．データ通信のバースト性。 中央位置に大型交換機を配置した通信網が展開され続け
られると、大規模なＡＴＭ交換機が必要となってくる。
このような交換機がＳＯＮＥＴ ＳＴＳ−３レート（１
５５Ｍｂ／ｓ）で作動する５０，０００−１００，００
０の顧客に対処する場合、交換機−顧客インターフェイ
スにおける総顧客アクセス容量は各方向において毎秒お
よそ１０テラビット（Ｔｂ／ｓ）となる。任意の一つの
時間に１０人中１人の顧客しか割り当てられたアクセス
容量を使用しない場合、この大規模ＡＴＭ交換機のコア
はおよそ１Ｔｂ／ｓのトラフィックを交換できなければ
ならず、今日の市内デジタル交換機の容量よりも数桁大
きくなる。過去、いくつかの高性能交換方式が提案され
ている。これらの交換方式はさまざまなアーキテクチュ
ア−内部バッファー、入力バッファー、出力バッファ
ー、共有バッファー、もしくはそれらのさまざまな組合
せへ分類することができる。内部バッファースイッチは
バッファーされたバンヤン網を含んでいる。中間段にシ
ングルセルバッファーを有し、かつトラフィックパター
ンが均一で平衡しているものとすれば、バンヤンスイッ
チの最大スループットは大規模ＡＴＭスイッチに必要な
スループットの僅か４５％に過ぎない。入力バッファー
アーキテクチュアは呼出音保留、もしくは並列中央衝突
解消付きセルフルーティングクロスバー網を有するバッ
チャー−バンヤン網を含んでいる。ＨＯＬ（head-of-li
ne）ブロッキングにより、その最大スループットは所要
スループットのおよそ５８％となる。各入力ポートの２
つのセルの他との競合を許すような技術により入力バッ
ファーアーキテクチュアの最大スループットはおよそ７
０％まで高められる。

【０００３】他種のＡＴＭ交換アーキテクチュアにもそ
れ自体の利点がある。例えば、出力バッファリング付き
スイッチは大規模交換アーキテクチュアにおいて最善の
遅延／スループット性能を示すことが判っている。共有
バッファーアーキテクチュアではメモリの利用度が著し
く改善される。従来技術の他のスイッチとして混成入出
力バッファー付きスイッチや内部及び出力バッファー付
きサンシャインスイッチが含まれる。ポイント−ポイン
トスイッチの他にも、いくつかのマルチキャストＡＴＭ
スイッチが提案されている。各種のスイッチアーキテク
チュアにはそれ自体の利点及び欠点がある。例えば、バ
ッチャー−バンヤン網はスイッチ要素がクロスバー網よ
りも少ないが、相互結合ワイヤが段間で同じではなく、
かつワイヤ長の差が網の成長と共に増大するため各段に
おいて全信号を同期化させることが一層困難である。し
たがって、クロスバー網の方が相互結合はより均一で規
則正しいものとなり同期化が容易になるが、スイッチ要
素も多くなる。従来技術の大概のスイッチ、及び現在Ａ
ＴＭ交換の領域で研究されている大概のスイッチ、はそ
の最大突出トラフィック負荷の元で作動する大規模中央
交換機に必要な交換能力を提供するためにより大きく複
雑なスイッチコアを開発することに向けられている。セ
ルがスイッチコアを通過する高い確率を保証するのに必
要な大きなバッファー及び多数の経路を提供するために
このようなスイッチでは１ダース以上のＡＴＭチップを
利用するネットワークが設計されている。しかしなが
ら、さまざまな通信網内で小さなリレーノードに対して
最適設計される高品質ＡＴＭスイッチに対する強いニー
ズもある。大小にかかわらず、従来技術のＡＴＭスイッ
チアーキテクチュアではアクセス制御を使用して容量、
スループット、及び損失問題を解決するものはなく、等
時性サービスを提供できるものもない。

【０００４】（発明の概要）一局面において、本発明は
スイッチコアマトリクス及びその入出力点に電気的に接
続された複数のスイッチポートを具備する非同期転送モ
ード（ＡＴＭ）スイッチである。スイッチポートはスイ
ッチコアマトリクスに対して情報セルを送受信する。ス
イッチコアマトリクスは複数のロー、コラム、及びその
クロスポイントを通るマトリクス上の入力点から出力点
への情報セルの方路を指定する経路を提供する。スイッ
チコアにはマルチキャスト及びブロードキャスト機能が
ある。スイッチポートはＡＴＭスイッチと外部通信装置
間のインターフェイスを提供する。スイッチポートはま
たスイッチコアインターフェイスによりスイッチコアマ
トリクスとインターフェイスし、スイッチコアマトリク
スクロスポイントからの帰還情報によりスイッチコアマ
トリクスへのアクセスを制御する。スイッチコアマトリ
クスへのアクセスはスイッチコアマトリクス内の選定経
路がフリーになるまで情報セルを記憶する一つ以上の入
力バッファーにより制御される。複数のスイッチコアマ
トリクスをリンク結合してスイッチ性能を向上させるこ
とができる。もう一つの局面において、本発明は通信シ
ステム内で情報セルのフローを制御する方法を提供す
る。本方法は複数のロー、コラム、及びそのクロスポイ
ントを有するスイッチコアマトリクスの入力点から出力
点への情報セルの方路を指定する選択可能な経路を提供
することで開始される。複数のスイッチポートは次にス
イッチコアマトリクスの入力及び出力点に電気的に接続
されそこに対して情報セルを送受信する。続いて各スイ
ッチポートが外部情報セル通信装置に接続され、各情報
セルに利用できるスイッチコアマトリクスへのアクセス
が制御される。スイッチコアマトリクスへのアクセスを
制御するステップにはスイッチコアマトリクス内の選定
経路がフリーとなるまで各スイッチポート内の一つ以上
の入力バッファーに情報セルを記憶することを含むこと
ができる。スイッチを介した接続の品質をそこに接続さ
れたユニットから制御できるようにし、かつスイッチコ
ア内の大きいバッファーの必要性を無くする、アクセス
制御付きＡＴＭスイッチを提供することが本発明の目的
である。バースト性であるデータ通信トラフィックの利
用可能な帯域幅の使用を最大限とし、スイッチの損失レ
ートを著しく低減するＡＴＭスイッチを提供することが
本発明のもう一つの目的である。受信段のバッファーが
満杯である時にスイッチの一段が情報セルを送信すると
従来技術ではしばしばセル損失が生じる。アクセス制御
を利用すると、処理される通信のタイプに対するサイズ
とされている入力バッファー内に、出力バッファーやポ
ートが利用できるようになるまで、情報セルが保持され
る。入力バッファーがオーバーロードされる時しか発生
しないため損失は著しく低減され、入力バッファーを適
切なサイズとするとオーバーロードは非常にまれにな
る。

【０００５】ローカルエリアネットワーク（ＬＡＮ）に
類似した性質を有し、したがってスイッチが公衆網にお
ける将来のデータ通信の需要により良く対処できるよう
にするＡＴＭスイッチを提供することが本発明のさらに
もう一つの目的である。さまざまな速度の通信装置に対
処して、既に取り付けられている低速装置に影響を及ぼ
すことなく、ＳＯＮＥＴ ＳＴＳ １２ｃ装置等の、新
装置を取り付けたり高速機能による将来のグレードアッ
プを可能とすることが本発明のさらにもう一つの目的で
ある。増大する速度に対処すると同時にスイッチコアが
グレードアップされれば、この目的によりＡＴＭスイッ
チ全体を置換することなく既存の装置のグレードアップ
が保証される。情報セルの送信時に所定の遅延を与える
ように修正することができ、したがっていわゆる等時性
トラフィックを可能とするＡＴＭスイッチを提供するこ
とが本発明のさらにもう一つの目的である。

【０００６】（発明の詳細な説明）第１図は本発明の原
理を実現するのに利用されるタイプのアクセス制御ＡＴ
Ｍスイッチの主構成要素の簡単なブロック図である。本
発明のＡＴＭスイッチは本質的に２つの部分により構成
され、一つ以上のスイッチポート１１及び一つのスイッ
チコア１２である。各スイッチポート１１はＡＴＭスイ
ッチ１０の論理スイッチング及びバッファリング機能を
実施し、第２図に示すように、入力側１１Ａ及び出力側
１１Ｂへ分割される。スイッチコア１２は本質的に各情
報セルへ加えられるラベルに基づいてルーティング機能
だけを実施し、シングルチップとして実現することがで
きる。これによりスイッチコアのハードウェア及び保守
コストが著しく低減され、特に第１図に示すように第２
のプレーン１３を冗長として設ける場合に、その信頼度
が著しく向上する。第２図はスイッチポート１１とスイ
ッチコア１２間のデータフローを示す簡単な機能ブロッ
ク図であり、スイッチポート１１内のどこに入力バッフ
ァー１４が配置されるかを示している。一実施例におい
て、本発明のスイッチコア１２は従来技術のスイッチよ
りも著しく簡単化されている。これは一部、従来の大概
のＡＴＭスイッチにおいてスイッチコア１２内に配置さ
れている、入力バッファー１４がそこからスイッチポー
ト１１Ａの内側へ移行されるためである。したがって、
スイッチコア１２はスイッチマトリクス及びマトリクス
内の各コラムに対する状態レジスタのみにより構成され
状態レジスタにはセルの正当な送信のための優先順付け
マスクレジスタが付与されている。スイッチコア１２は
各パスすなわちルートに対して１ストアのバッファー深
さしかなく、オペレーション及び保守のためのプロセッ
サや任意他の通信チャネルがない。

【０００７】スイッチポート１１におけるバッファリン
グの結果各個別スイッチポート接続の入力側１１Ａにお
いて帯域幅を増大してスイッチポートが大量のデータを
短期間に受信するかもしくはいくつかの入力源からほぼ
同時にデータを受信できるようにしなければならない。
しかしながら、各バッファー１４の記憶容量は各スイッ
チポート１１の個別の要求及び処理するトラフィックの
タイプに適応させることができ、したがって全体システ
ム特性及びコストが改善される。各スイッチポート１１
は異なるサイズの入力バッファー１４で設計することが
でき、関連する通信サービスのタイプに応じてより複雑
もしくは単純とすることができる。例えば、連続的に低
データレートで情報フローがスイッチを通る従来の電話
サービスでは、小さな入力バッファー１４で十分であ
る。データ通信の場合には、その情報フローはバースト
性が高く、大きな入力バッファー１４が必要である。し
たがって、入力バッファー１４の設計を予想されるサー
ビスタイプに適応させることができ、かつ必要なバッフ
ァースペースしか設けられないためＡＴＭスイッチ１０
の全体コストが低減される。個別バッファー分布が適応
化される利点の他に、アクセス制御及びバッファリング
をスイッチポート１１へ導入することによりセルがスイ
ッチコア１２を通ることが“保証”され、それはスイッ
チポート１１がスイッチコア１２を通るその割当ルート
の状態を決定しながらそのバッファー１４内にセルを保
持し、ルート及び行き先スイッチポートがフリーである
場合のみセルを解放するためである。第２図の点線１５
は各スイッチポート１１がいつその入力バッファー１４
内の情報をスイッチコア１２を介して送信できるかを決
定するアクセス監視及びプロトコル制御情報（ＰＣＩ）
フローを表している。この監視及び制御プロセスについ
ては後記する。スイッチコア１２とさまざまなスイッチ
ポート１１間の通信は非同期もしくは同期通信とするこ
とができる。非同期通信は各スイッチポート１１により
制御され一つのスイッチポートが高速送受信を行いもう
一つのスイッチポートが低速送受信を行うことができ
る。同期通信の場合には同期を必要とするスイッチポー
ト１１がスイッチコア１２においてクロック分布信号を
使用する必要がある。この場合、一方のスイッチポート
はマスターとして作用し、他方のスイッチポートはスレ
ーブとして作用する。マスタースイッチポートはスレー
ブスイッチポートへ同期化クロック信号を送る。

【０００８】第３図は動作及び保守機能がスイッチポー
ト１１から監視及び制御される様子を示す簡単な機能ブ
ロック図である。各スイッチポート１１は使用すること
ができるスイッチコア１２内のルート上の動作及び保守
（Ｏ＆Ｍ）機能を制御及び監視する。第３図の破線１６
ａはＯ＆Ｍ機能がスイッチコア１２自体ではなくスイッ
チコアを通るルート上で実施されることを示している。
第４図はアクセス制御ＡＴＭスイッチ１０に接続された
全ての通信装置１７がスイッチポート１１を介してスイ
ッチコア１２へアクセスする様子を示す簡単なブロック
図である。スイッチポート１１は通信装置１７とスイッ
チコア１２間のインターフェイスを提供する。スイッチ
ポート１１は、例えば、標準電話トラフィックを運ぶ場
合、標準Ｃ１キャリアフォーマットからの信号を各セル
内に５６バイトまでの情報を有するＡＴＭパケットフォ
ーマットへ変換する。第５図は本発明のアクセス制御Ａ
ＴＭスイッチにより実施される論理スイッチング及び空
間スイッチング機能を示す簡単な機能ブロック図であ
る。論理及び空間スイッチング機能は３つのプロトコル
レベルを介して実現され、それはＡＴＭ論理スイッチン
グ（ＡＬＳ）１８、ＡＴＭ空間スイッチング（ＡＳＳ）
１９、及び物理フレーミング２１である。ＡＬＳ１８は
ＡＴＭスイッチ１０と外部ネットワーク装置１７間のイ
ンターフェイスを提供し、スイッチポート１１内で実施
される。ＡＬＳ１８は入仮想チャネルアイデンティファ
イア／仮想パスアイデンティファイア（ＶＣＩ／ＶＰ
Ｉ）番号をＡＴＭスイッチ１０の入力及び出力側で出番
号へ変換する。ＡＳＳ１９はスイッチポート１１及びス
イッチコア１２間で情報セルを通すプロトコルである。
ＡＳＳ１９はスイッチポート１１からの論理アドレスと
して実施されスイッチコア１２において空間スイッチン
グのための物理的アドレスへ変換される。物理フレーミ
ング２１はスイッチポート１１を互いに同期化するため
にセルの転送をフレーミング基準に調整できることを示
す。前記３つのプロトコルの中で、ＡＴＭ空間スイッチ
ング（ＡＳＳ）１９が本発明にとって最も重要なプロト
コルである。ＡＳＳ１９はＡＴＭ空間スイッチレベルで
実施される機能及び手順の集合である。機能は一部はス
イッチポート１１でまた一部はスイッチコア１２におい
て実施される。この機能によりｃｅｌｌｓｙｎｃ及びｂ
ｙｔｅｓｙｎｃの抽出、スイッチコア１２の保守、スイ
ッチコアへのアクセス制御、及び送受信セルの状態の決
定が可能とされる。これらの機能はスイッチポート１１
からスイッチコア１２へ（及びその逆に）送信されるプ
ロトコル制御情報（ＰＣＩ）及び上位すなわち制御レイ
ヤからのプリミティブにより駆動される。

【０００９】第６図はいくつかのアクセス制御ＡＴＭス
イッチ１０がマトリクスアーキテクチュアもしくはＣＬ
ＯＳ等の任意他のストラクチュアにおいてリンク結合さ
れる場合の論理及び空間スイッチング機能を示す簡単な
機能ブロック図である。スイッチポート（ＳＷＰ）１１
ａ−ｄ内に大きなバッファーを設ければスイッチコア
（ＳＷＣ）１２ａ−ｃを通るデータ通信トラフィックに
対するシステムの性質を損なうことなく高度の集中を行
うことができる。内部スイッチポート１１ｂ及び１１ｃ
のＡＬＳレベルの分割線は２つの対向するセレクタポー
トがあることを象徴的に示している。第７図は本発明の
アクセス制御ＡＴＭスイッチ１０において論理及び空間
スイッチング機能を実施する３つの通信プロトコルレベ
ル間の構造及び関係を示す簡単な機能ブロック図であ
る。情報の５３バイトからなるＡＴＭセル２４をＡＬＳ
−ＰＤＵ内に記憶することができる。情報の５６バイト
からなるＡＬＳ−ＳＤＵ２２へセルが挿入されると、
（３）バイトは自由に使うために残される。次にＡＬＳ
−ＳＤＵ２２は４バイトのＰＣＩ１５と共に６０バイト
からなるＡＳＳ−ＰＤＵ２７へ挿入され次に他のＡＬＳ
−エンティティ１８へ中継されその逆も行われる。この
機能は一部スイッチポート１１においてまた一部スイッ
チコア１２において実施される。この機能はスイッチポ
ート１１からスイッチコア１２へ送られる（その逆も行
われる）ＰＣＩ１５及び制御レイヤの上位からのプリミ
ティブにより駆動される。スイッチコアインターフェイ
ス（ＳＣＩ）はスイッチポート１１とスイッチコア１２
間のインターフェイスである。情報セル、保守セル及び
アイドルセルがＳＣＩ上で混合される。情報セルはスイ
ッチコア１２を通り保守及びアイドルセルはＳＣＩの両
側で終止する。

【００１０】第８図はスイッチポート１１とスイッチコ
ア１２の一つのプレーン間のＳＣＩの物理的回線を示す
ブロック図である。物理的回線は双方向ＣＬＯＣＫｒｅ
ｆ回線２８、スイッチポート１１からスイッチコア１２
へのＤＣＬＯＣＫ ＳＷＰ−ＳＷＣ回線２９、スイッチ
ポート１１からスイッチコア１２へのＤＡＴＡ ＳＷＰ
−ＳＷＣ回線３０、スイッチコア１２からスイッチポー
ト１１へのＤＡＴＡＳＷＣ−ＳＷＰ回線３１、及びスイ
ッチコア１２からスイッチポート１１へのＤＣＬＯＣＫ
ＳＷＣ−ＳＷＰ回線３２により構成される。したがっ
て、ＣＬＯＣＫ ｒｅｆ回線２８を除く各回線は平衡対
として実現される。第８ａ図はＳＣＩを介して各方向へ
送られる場合のジェネリックセル１０１のバイトマップ
である。セルは６０バイトを含みバイト１のビット８が
シリアルビットストリームとして最初に送信される。バ
イト１−４はアドレス及び検証フィールド１０２を構成
し、バイト５−６０はセル１０１により運ばれるペイロ
ード（情報）１０３である。高データレートに対するオ
プションとして、特に光伝送回線を使用する場合、第２
４ビット毎にLine Code Bit （ＬＣＢ）１０４を挿入す
ることができる。２ステップスクランブリングと共に、
ＬＣＢ１０４により良好なＤＣバランスが得られる。ス
イッチコア１２はＬＣＢ１０４を検出し個別の各スイッ
チポート１１に対して反対方向でも同じ技術を使用す
る。セルタイプフィールド（ＣＴＦ）１０５は両方向で
使用される２ビットコード化フィールドである。ＣＴＦ
１０５内のコードはどのタイプのセルが送信されている
かを示す。下記のコードがその解釈された意味と共に含
まれている。コード セルタイプ 備 考 ００ アイドル セル ＲＡＦは有効でない；ＲＰＦは有効 ０１ 保守 保守コマンドを運ぶ；ＲＡＦ，ＲＰＦは 保守フィールドにより置換；保守セルフ ォーマット参照（第８ｃ図） １０ アクティブ トラフィック 低優先順セル；ＲＡＦ，ＲＰＦは有効 １１ アクティブ トラフィック 高優先順；ＲＡＦ，ＲＰＦは有効 ６ビットのフィールドからなるタグエラーチェック（Ｔ
ＥＣ）フィールド１０６が発生されＳＣＩの両側でチェ
ックされる。ＴＥＣ１０６はセル同期化及びセル内の前
の２６ビットの検証に使用される。

【００１１】第８ｂ図はＳＣＩを介して各方向へ送られ
る場合の情報（トラフィック）セルのバイトマップであ
る。情報セル１１１の１−３バイトはスイッチコア１２
の外側の個別のスイッチポート１１を指示するビットマ
ップを構成する。（スイッチポートからスイッチコアへ
の）送信方向において、１−３バイトは各ビットがスイ
ッチコア１２の他方側の目標（受信）スイッチポートを
示すリレーアドレスフィールド（ＲＡＦ）２５を構成す
る。（スイッチコアからスイッチポートへの）受信方向
において、１−３バイトはリレーポールフィールド（Ｒ
ＰＦ）２６を構成し、どの目標スイッチポートが占有さ
れどれがフリーであるかを示す。第８ｃ図はＳＣＩを介
して各方向へ送られる場合の保守セル１２１のバイトマ
ップである。送信スイッチポート１１に対応するスイッ
チコア１２部分に関してスイッチポート１１からスイッ
チコア１２へいくつかの保守コマンドを送ることができ
る。送信方向において、バイト１は２ビットレートデー
タフィールド（ＲＤＦ）１２２を含みそれには下記のコ
ードが含まれている。 コード 意 味 ００ それ自体のスイッチポートとアドレスされたスイッチポート間 の任意のレート差を調整できる。 ０１ それ自体のスイッチポート送信レートはアドレスされたスイッ チポートからの受信レートよりも高い。 １０ それ自体のスイッチポート受信レートはアドレスされたスイッ チポートからの送信レートよりも高い。 １１ それ自体のスイッチポートレートはアドレスされたスイッチポ ートと同期化される。 送信方向において、バイト２は保守セル１２１を送って
いるスイッチポート１１のアドレスを与える６ビットス
イッチポートアドレスフィールド（ＳＰＡＦ）１２３を
含んでいる。２進０−２３番の２４のスイッチポート１
１がある。送信方向において、バイト３はどのスイッチ
コアプレーンが保守コマンドを実施するかを選定する２
ビットプレーンセレクトフィールド（ＰＬＳＦ）１２４
を含んでいる。下記のコマンドが含まれている。コード 意 味 ００ コマンドは実施されない。 ０１ プレーンＡだけがコマンドを実施する；両プレーンが肯定応答 を送出する。 １０ プレーンＢだけがコマンドを実施する；両プレーンが肯定応答 を送出する。 １１ プレーンＡ及びＢがコマンドを実施する。

【００１２】バイト３は４ビットオペレーション要求フ
ィールド（ＯＲＦ）１２５も含んでいる。ＯＲＦ１２５
はアドレスされたスイッチポートのブロックもしくはア
ンブロック、アドレスされたクロック基準ゲートの開
閉、それ自体及びアドレスされたスイッチポート間のレ
ートデータ設定、それ自体のスイッチポートのスロット
リング設定、それ自体のコラムやローのクリア、及びス
イッチコア内部セル遅延の設定等のアクションを要求す
るのに使用することができる。スイッチコア内部遅延コ
マンドは不要な遅延損失を生じることなく付属装置間で
セルの等時性シリアル転送を行えるようにスイッチコア
内の遅延を設定するのに使用することができる。バッフ
ァー状況を分析するのにシリアル等時性支援では付属装
置に最小限の遅延を必要とし可変セルトラフィック支援
ではスイッチポートに最大限の遅延を必要とする。受信
方向において、バイト３はスイッチポート１１からスイ
ッチコア１２への前のセルの状態をスイッチポート１１
へ示す２ビットオペレーション表示フィールド（ＯＩ
Ｆ）１２６を含んでいる。ＯＩＦ１２６は前のセルにエ
ラーがあったかどうかを示し、スイッチコア１２への保
守セルの場合にはそれが実施されたかどうかを示す。下
記のコードが含まれている。コード 意 味 ００ 非使用 ０１ 前のスイッチポートからスイッチコアへの保守コマンドが 実施された。 １０ 前のセルのＴＥＣエラー １１ 前のスイッチポートからスイッチコアへの保守セルのフィ ールド解釈エラー

【００１３】受信方向において、バイト５はスイッチコ
ア１２がどんな番号をスイッチポート１１へ与えたかを
示す５ビットスイッチポート識別番号１２７を含んでい
る。スイッチポート識別番号１２７は送信方向における
ＳＰＡＦ１２３に対応する。バイト５は同期化ウインド
のサイズを示す１ビット同期化ウインドフィールド
（Ｗ）１２８も含んでいる。同期化ウインドについては
後記する。下記のコードが含まれている。コード 意 味 ００（デフォルト） ウインドはバイト２のタイミングに対応し、ＣＬＯＣＬ ｒｅｆスイッチコア内部ジッターに対する１バイトに対 応する付加時間が許される。 ０１ ウインドは６０バイトである。 第８ｃ図に斜線部分１２９で示すように、スイッチコア
はまたそれ自体のアーティクル番号及び訂正番号をバイ
ト６−９で送出する。第８ｄ図はＳＣＩを介して各方向
へ送られる場合のアイドルセル１４１のバイトマップで
ある。（スイッチポートからスイッチコアへの）送出方
向における最初の３バイトには意味がない点を除けばア
イドルセル１４１は保守セル１２１と同じである。第９
図は本発明のアクセス制御ＡＴＭスイッチの実施例のキ
ー要素を示す簡単なブロックであり、入力スイッチポー
ト１１ａ内の論理バッファー１４とスイッチコアマトリ
クス１２からの目標スイッチポート１１ｂの出口の数は
等しい。ここには、“ｎ”個の入力スイッチポート１１
ａと“ｎ”個の出力スイッチポート１１ｂがある。実施
例では、スイッチコアはｎロー１２ａ及びｎコラム１２
ｂのスイッチマトリクス１２により構成されている。し
たがって、ｎ個の入口スイッチポート１１ａとｎ個の出
口スイッチポート１１ｂがある。

【００１４】第９図は一つの入口スイッチポート１１ａ
（ＳＷＰ Ｎｏ．Ｘ）、スイッチコア１２内の一つのロ
ー１２ａ、及びｎ個の出口スイッチポート１１ｂ（ＳＷ
Ｐ１−ｎ）だけを示すように簡単化されている。各入口
スイッチポート１１ａはスイッチコア１２の異なるロー
に接続されている。例えば、入口スイッチポートＳＷＰ
Ｎｏ．１（図示せず）はスイッチコアマトリクス１２
のローｎｏ．１に接続されており、入口スイッチポート
ＳＷＰ Ｎｏ．２はローｎｏ．２に接続され、入口スイ
ッチポートＳＷＰ Ｎｏ．３はローｎｏ．３に接続さ
れ、以下同様とされている。第９図において、入口スイ
ッチポートＳＷＰ Ｎｏ．ＸはローＸ（１２ａ）に接続
されている。各出口スイッチポートＳＷＰ １−ｎはス
イッチコア１２内の同じマトリクスロー１２ａに接続さ
れている。この特定のケースでは出口スイッチポートは
入口スイッチポートＳＷＰ Ｎｏ．Ｘが接続されている
ローＸに接続されている。第９図には図示されていない
他方の各入口スイッチポートは第９図には図示されてい
ないその各マトリクスローに接続されており、第９図に
示す各出口スイッチポート１１ｂはさらに第９図には図
示されていないスイッチコアマトリクス１２の他方の各
ローとの接続を有している。各入口スイッチポート１１
ａはｎ個の入力論理バッファー１４を含んでおり、全て
がスイッチコアマトリクス１２の一つのローに接続され
ている。ローは各入口スイッチポート１１ａに対して異
なる。第９図に示す一つの入口スイッチポート（ＳＷＰ
Ｎｏ．Ｘ）はｎ個の入力バッファー１４を含み、全て
がローＸに接続されている。入力論理バッファー１４は
ファーストイン、ファーストアウト（ＦＩＦＯ）ベース
で情報セルを記憶検索し、第９図において“ＦＩＦＯ
１”−“ＦＩＦＯ ｎ”として表示されている。各バッ
ファー１４はその対応するスイッチポート１１に物理的
にマップされる。

【００１５】レジスタ１（ｒ１）の場合、マッピングは
論理バッファー番号から物理的バッファー番号へ遂行さ
れる。これは、例えば、バッファーｎ−１（ＦＩＦＯ
ｎ−１）がｒ１、位置ｎ−１、にランドしＦＩＦＯｎが
ｒ１、位置ｎ、にランドすることを意味する。入口スイ
ッチポート１１ａに到達するセルはその行き先アドレス
フィールドが調べられておりセルアドレスの物理的行き
先に対応するＦＩＦＯバッファー１４に記憶される、す
なわちセルはＦＩＦＯもしくは行き先スイッチポート１
１ｂへ行くキューに一時的に記憶される。第９図におい
て、凡例ｒ１，ｒ２，及びｒ３は入口スイッチポート１
１ａに設けられるレジスタを示す。各レジスタｒ１−ｒ
３はバッファー１４の総数に対応するいくつかのビット
位置を有し、各位置が特定バッファーに対応する。これ
らのレジスタｒ１−ｒ３は各バッファー１４をその対応
するスイッチポート１１ａへ物理的にマップするのに使
用される。第９図に図示されていない他の各入口スイッ
チポート１１ａが対応するレジスタを有している。レジ
スタｒ１は、例えば、情報セルを含むバッファー１４に
対応するこれらのビット位置に（１）を置数して使用す
ることができる。対応するバッファーが空であるｒ１の
ビット位置はゼロ（０）で示すことができる。第９図に
おいて、斜線部のレジスタｒ１のビット位置は情報セル
が現在対応するＦＩＦＯバッファー１４内にあることを
示し、空バッファーに対応するビット位置は白とされて
いる。レジスタｒ２はスイッチコア１２の他方側の受信
機（目標スイッチポート）の最近状態、すなわちＲＰＦ
２６の内容を含んでいる。各ビット位置が目標スイッチ
ポート１１ｂを表す。特に、レジスタｒ２のビット位置
１はレジスタｒ１のビット位置１のセルがアドレスされ
る出口スイッチポート１１ｂに対応し、レジスタｒ２の
ビット位置２はレジスタｒ２のビット位置２のセルがア
ドレスされる出口スイッチポートに対応し、以下同様で
ある。斜線ビット位置は目標スイッチポート１１ｂがフ
リーであることを示し、白いビット位置は目標スイッチ
ポートが占有されていることを示す。レジスタｒ１の内
容とレジスタｒ２の内容をビットワイズにＡＮＤ−ｉｎ
ｇし（すなわち、ｒ３＝ｒ１ ＡＮＤ ｒ２）、結果を
レジスタｒ３に記憶することにより、レジスタｒ３は
（１）を記憶するレジスタ位置（斜線部）に受信準備が
完了しているスイッチポート１１ｂに受信することがで
きるセルを含むこれらのＦＩＦＯバッファー１４しか表
示しない。第９図に示す実施例では、レジスタｒ１の内
容はＦＩＦＯ１，ＦＩＦＯ２，ＦＩＦＯ３，ＦＩＦＯ４
及びＦＩＦＯｎ−１が送出するセルを有することを示し
ている。レジスタｒ２の内容は出口スイッチポートＳＷ
Ｐ１，ＳＷＰ４及びＳＷＰｎがセルの受信準備が完了し
ていることを示している。ＡＮＤオペレーションの結
果、すなわちレジスタｒ３の内容、はＦＩＦＯ１及びＦ
ＩＦＯ４だけがそれらの各セルを送出できることを示し
ている。レジスタｒ２のビット位置３におけるゼロ
（０）で表されるその目標スイッチポート１１ｂの状態
が任意の新しいセルの受信準備が完了していないことを
示すため、ＦＩＦＯ３はそのセルの送出を拒絶される。

【００１６】本発明のアクセス制御ＡＴＭ交換方式の交
換能力を１００％利用し、同時に、バッファーが完全に
排除されることがないよう保証するために、ロータリ優
先順インジケータ（"prio-pointer"）が提供される。２
つの異なるＦＩＦＯバッファー１４からのセルは同じス
イッチコアマトリクスロー１２ａを介して転送されるた
め同時にスイッチコアを通すことはできない。したがっ
て、優先順インジケータは一つのＦＩＦＯだけに優先順
を与える。第９図において、優先順インジケータはレジ
スタｒ１のＦＩＦＯ３を指示する。しかしながら、優先
順ポインターを制御するソフトウェアは目標スイッチポ
ート１１ｂが、レジスタｒ３が示すように、占有されて
いるためＦＩＦＯ４へ優先順を与えることができる。矢
符２３で示すように、ＦＩＦＯ４はそのセルを表示され
たマトリクスロー１２ａへ送る。セルのアドレスフィー
ルドが再び読み取られ、アドレスされた出口スイッチポ
ート１１ｂはセルを抽出してその関連する装置１７へ転
送する（第４図）。セルを抽出する出口スイッチポート
１１ｂは最初に抽出されたセルのＲＰＦ２６内にフラグ
を設定し次に抽出されたセルをその目標スイッチポート
へ送る。ＲＰＦ２６において設定されるフラグは出口ス
イッチポート１１ｂがセルの受信により占有されること
を示している。この特定のケースでは、出口スイッチポ
ートＳＷＰ４がセルを抽出し、フラグを設定し、セルを
その関連する装置１７へ送る。最後に、ＦＩＦＯ１がそ
のセルの送出を許される。前記したことはバッファーを
構成し次にどのセルを送信すべきかを分析する方法の一
実施例に過ぎず、他の方法を実現することもできる。前
記した方法は、例えば、ｒｉｓｃプロセッサの簡単なオ
ペレーションにより１μＳの期間内に実施することがで
きる。特定のハードウェアを使用すれば、２００ｎＳ以
下の分析速度が可能である。

【００１７】第１０図は目標スイッチポート１１ｂへの
全てのスイッチコア出口に対して１個の論理バッファー
１４が使用される本発明のアクセス制御ＡＴＭスイッチ
の実施例の簡単なブロック図である。Switched Multime
gabit Data Service（ＳＭＤＳ）等の多くの応用におい
て、スイッチコア１２の他方側のアドレスされた出力に
無関係に一つの入力バッファー１４で十分である。ＳＭ
ＤＳでは、いくつかのアクセスから一つのサーバへ集中
する場合に主トラフィックは常に一つのスイッチポート
１１から容量クリティカルパスに対するもう一つのスイ
ッチポートへ通される。１個のバッファー１４は一つの
スイッチポート１１ｂへアドレスするか、もしくはいく
つかの目標スイッチポート１１ｂをグループアドレスす
ることができる。グループアドレスのための簡単な２段
プロセスが第１０図に示されている。ステージ１におい
て、レジスタｒ１は、この例ではスイッチポート１，
３，４，及びｎ−１である、バッファー１４内のセルを
送るべき目標スイッチポート１１ｂを黒で示している。
レジスタｒ２は、この例ではスイッチポート１，４，及
びｎである、次のセル（ＲＰＦ２６）を自由に受信でき
る目標スイッチポート１１ｂを黒で示している。レジス
タｒ３は“ｒ３＝ｒ１ ＡＮＤ ｒ２”のオペレーショ
ンによって決まり、この例ではスイッチポート１及び４
である、ステージ１でアドレスされる（ＲＡＦ２５）目
標スイッチポート１１ｂを示している。ステージ２にお
いて、レジスタｒ１に黒で示すように、残りの全てのグ
ループアドレス（スイッチポート３及びｎ−１）が迅速
に処理される。ここでもレジスタｒ２はどの目標スイッ
チポート１１ｂが自由に受信できるか（２，３，４，及
びｎ−１）を示す。“ｒ３＝ｒ１ ＡＮＤ ｒ２”のオ
ペレーションの後で、レジスタｒ３は目標スイッチポー
ト３及びｎ−１へセルを送るべきことを示す。目標スイ
ッチポート３及び／もしくはｎ−１がフリーでなけれ
ば、全てのグループアドレスへセルが通されるまで手順
が繰り返される。第１１図は本発明のアクセス制御ＡＴ
Ｍスイッチのスイッチポート１１Ａの入力側におけるバ
ッファー優先順付け及び可変バッファーサイズの使用を
示す簡単なブロック図である。関連する通信トラフィッ
クのタイプに応じて容量の異なるバッファー１４を使用
することができる。第１１図には可変ビットレート（Ｖ
ＢＲ）トラフィック用バッファー３５及び定ビットレー
ト（ＣＢＲ）トラフィック用バッファー３６間の異なる
バッファーサイズが示されており、ＣＢＲトラフィック
の方が所要バッファー容量が小さいものと仮定されてい
る。

【００１８】第１１図には各バッファーからの情報の優
先順付け方法もＡＴＭスイッチ１０内に実現できること
が示されている。高優先順（ＨＰＲＩＯ）ブロック３７
は、例えば、ＣＢＲバッファー３６からの情報へ高優先
順を与える方法を表している。バッファリング及び優先
順付け機能はスイッチポート１１Ａの入力側で完全に実
現され、関連する通信サービスのタイプに対して最適化
される。第１２図はスイッチコア１２へのスイッチポー
ト１１の接続及び本発明のアクセス制御ＡＴＭスイッチ
のスイッチマトリクスへのアクセス機構内に採用される
原理を示す機能図である。スイッチコア１２はローＲ１
−ＲｎとコラムＣ１−Ｃｎの第１２図に示すスイッチマ
トリクスにより構成されている。ローは入力スイッチポ
ート１１ａからの入力を表し、コラムは目標スイッチポ
ート１１ｂへの出力を表す。ロー番号及びコラム番号が
等しいスイッチマトリクス内の点において、対応するス
イッチポート１１Ａの入力側はそれ自体の出力側１１Ｂ
へセルを送信する。例えば、ロー１とコラム１の交点で
は、スイッチポート（ＳＷＰ）１の入力側１１Ａはロー
１へセルを送信し、次にコラム１がその中のセルをスイ
ッチポート１の出力側１１Ｂへ送信する。スイッチコア
１２へのスイッチポート１１の接続及びアクセス機構内
で使用される原理は入及び出セルの移相に基づいてい
る。移相の大きさは第９図及び第１０図に示す方法を使
用してＲＡＦ２５及びＲＰＦ２６を処理及び組立てるの
に要する時間長によって決まる。シリーズ／パラレル変
換にも時間がかかる。第１２図にはさまざまな時間に第
１のスイッチポート（ＳＷＰ１）にとってＲＡＦ２５及
びＲＰＦ２６がどのように見えるかも示されている。時
間ｔ₀において、ＳＷＰ１は自由にセルを受信すること
ができる全ての目標スイッチポート１１ｂを識別するＲ
ＰＦ２６を受信する。次にスイッチポートはＳＷＰ１バ
ッファー１４内のセルによりアドレスされる目標スイッ
チポート１１ｂを識別する入ＲＡＦ２５とＲＰＦ２６を
比較する。この比較は簡単なＡＮＤ機能からなり、第１
２図に点線４１及び４２で示されている。この比較は時
間ｔ₁に完了し、目標スイッチポート１及び４が識別さ
れる。ＳＷＰ１はローＲ１及び、この例ではＳＷＰ１及
び４である、セルを送ることができる目標スイッチポー
ト１１ｂに対応するコラム１及び４へアドレスされたセ
ルを送信する。この送信は第１２図にＲＡＦ２５からス
イッチマトリクス内のＲ１，Ｃ１及びＲ１，Ｃ４位置へ
つながる点線４３及び４４により示されている。次のＲ
ＰＦ２６は時間ｔ₂に到着し、目標スイッチポートＳＷ
Ｐ２がフリーであることを示す。次にＳＷＰ１はＳＷＰ
１バッファー１４内のセルによりＳＷＰ２がアドレスさ
れることを示す入ＲＡＦ２５とＲＰＦ２６を比較する。
この比較を点線４５で示し、ＳＷＰ２に対応する位置で
あるＲ１，Ｃ２位置にセルが送信される時間ｔ₃に完了
する。この送信はＲＡＦ２５からスイッチマトリクス内
のＲ１，Ｃ２位置へつながる点線４６により示されてい
る。時間ｔ₄において、ＲＰＦ２６は全ての目標スイッ
チポート１１ｂが自由にセルを受信できることを示す。
しかしながら、時間ｔ₅において、入ＲＡＦ２５はＳＷ
Ｐ１には送るべきアドレスされたセルが無いことを示
し、したがって、ＡＮＤ比較によりセルは送られない結
果となる。前記したように、スイッチコアマトリクス１
２は各パスすなわちルートに対して１セルのバッファー
深さしかない。スイッチコア１２内のバッファーは、最
低限の解法からマトリクスの各クロスポイントにバッフ
ァーがある完全解法までの、いくつかの方法の中の一つ
の方法により実現することができる。

【００１９】第１３図は本発明のアクセス制御ＡＴＭス
イッチの所望する機能を提供しながらスイッチコアマト
リクス１２内のバッファー５１の位置決めを行う最低限
解法を示す機能図である。しかしながら、この最低限解
法でもＳｗｉｔｃｈｅｄ Ｍｕｌｔｉｍｅｇａｂｉｔ
Ｄａｔａ Ｓｅｒｖｉｃｅ（ＳＭＤＳ）等のサービスに
対する十分なスイッチ性能が提供される。第１３図の最
低限解法はスイッチコア１２の入力に共通バッファーの
“プール”を設ける。バッファー５１がフリーであれ
ば、スイッチコア１２が新しいセルを受信できることを
対応するスイッチポート１１に知らせる。第１３図の各
ブロック５１はバッファープールとして構成される１−
１２個のバッファーを表している。バッファー５１の数
は変わることがあるが、周辺論理は１３個以上のバッフ
ァー５１に対してマトリクスの各クロスポイントにバッ
ファーを並べる方がより経済的となる程度まで成長する
ため１２個が有用な最大数である。共通バッファープー
ルはまたスイッチコアマトリクス１２上で最も頻繁に使
用されるクロスポイントへ分布することもできる。

【００２０】第１４図は本発明のアクセス制御ＡＴＭス
イッチ内で中間数のバッファーを使用する場合のスイッ
チコアマトリクス１２内のバッファー５１の位置を示す
機能図である。第１４図は各バッファー５１がマトリク
ス１２内の２つのクロスポイントにより共有される解法
を示すが、本発明の範囲内で他の分割も可能である。第
１５図は本発明のアクセス制御ＡＴＭスイッチ内の各マ
トリクスクロスポイントに対して１セル深さの１個のバ
ッファーが使用される完全解法におけるスイッチコアマ
トリクス１２内のバッファー５１の位置を示す機能図で
ある。チップレイアウト及び他の物理的制約に応じて他
の解法も可能であり、それも本発明の範囲内に入る。一
実施例では、２０ｘ２０マトリクス１２及び各クロスポ
イントに一つのバッファー５１により、５６ｘ８の４０
０バッファーへ分割された、およそ１７９，２００ビッ
トのメモリ容量となっている。第１６図はスイッチコア
マトリクス１２のトップレベルブロック図である。スイ
ッチコア１２は各スイッチポートに対する３つの基本ユ
ニット、すなわち実施例における２４の各ユニットを具
備している。スイッチポート当たりベースで、ロー機能
ユニット（ＲＦＵ）６１により入セルストリーム６２が
終止される。コラム機能ユニット（ＣＦＵ）６３はＲＦ
Ｕ６１との同期化対を形成し、出セルストリーム６４を
発生する。クロス機能ユニット（ＸＦＵ）６５はローバ
ス６６を介してＲＦＵ６１から情報セル１１１（第８ａ
図）を受信しスイッチコア１２を介して中継する。ＲＦ
Ｕ６１はアイドルセル１４１を捨て（第８ｄ図）、保守
セル１２１を復号し実行する（第８ｃ図）。各ＣＦＵ６
３は中継すべきセルに対してＣＦＵに付属するＸＦＵ６
５を探索し、コラムバス６７を介してこれらのセルを抽
出する。セルが見つからない場合、ＣＦＵ６３はアイド
ルセル１４１を発生しそれは付属スイッチポート１１へ
送信される。入保守セル１２１が検出されると、指定さ
れたコマンドが実行されスイッチポート１１へ肯定応答
が送られる。フィールドが範囲外であれば、替わりにエ
ラー肯定応答が送られる。各ＸＦＵ６５はアドレスされ
たセルを記憶し、セルがＣＦＵ６３によりアンロードさ
れるのを待っていることを示すフラグが設定される。

【００２１】第１７図はスイッチコアマトリクス１２の
ロー機能ユニット（ＲＦＵ）６１のブロック図である。
ＲＦＵ６１はスイッチポート１１、コラムバス６７及び
ローバス６６、及びＣＦＵ６３とインターフェイスして
いる。位相アライナー７１は非常に低速度（数ビット／
秒）からおよそ２００Ｍビット／秒となることがある技
術的限界まで変化する入ビットレートに適応し、入ビッ
トレートを入クロックと一致させる。セルフレーマ７２
は関連するＣＦＵ６３及びＲＦＵ−ＣＦＵ対に付属する
全てのＸＦＵ６５だけでなくＲＦＵ６１内の他の内部ユ
ニットを同期化するために入ビットストリームをバイト
フォーマットへ変換しセルの始めを見つける機能を実施
する。ＲＦＵ６１はセルの始めを見つけるためにタグエ
ラーチェック（ＴＥＣ）１０６を使用する。ラインコー
ドエジェクタ７３は第３バイト毎にラインコードビット
の時間で引き延ばすことによりデータストリームからラ
インコード極性ビットを除去する５ビットモジュロ２５
カウンタを具備することができる。ＲＦＵコントローラ
７４はプレーンセレクトフィールド（ＰＬＳＦ）１２４
（第８ｃ図）、オペーション要求フィールド（ＯＲＦ）
１２５、及びセルタイプフィールド（ＣＴＦ）１０５を
駆動し、セルデータバス上に存在する時のそれらの値を
記憶する。指定された時間に、ＰＬＳＦ１２４、ＯＲＦ
１２５、及びＣＴＦ１０５はローバス６６を介してＣＦ
Ｕ６３へ送られる。クロックバッファ７５はＲＦＵコン
トローラ７４により制御される双方向バッファーであ
る。第１８図はスイッチコアマトリクス１２内のコラム
機能ユニット（ＣＦＵ）６３のブロック図である。ＣＦ
Ｕ６３はコラムバス６７（第１６図）、ＲＦＵ６１、及
びスイッチポート１１とインターフェイスする。ＣＦＵ
６３が、ＣＦＵへアドレスされたセルがクロック機能ユ
ニット（ＸＦＵ）６５へ送られていることを示す、セル
同期信号をＲＦＵ６１から受信すると、ＣＦＵ６３はＸ
ＦＵ６５からコラムバス６７を介してセルをアンロード
する。セルがなければ、ＣＦＵ６３はアイドルセル１４
１を発生する（第８ｄ図）。保守セル１２１が送られて
いることをＲＦＵ６１が示すと（第８ｃ図）、ＣＦＵ６
３保守セル１２１を発生する。アンロードされたセル、
アイドルセル、もしくは保守セルはリレーポールフィー
ルド（ＲＰＦ）２６へ加えられ有効ビットを示すクロッ
ク信号と共にスイッチポート１１へ送られる。

【００２２】ＣＦＵコントローラ８１がＣＦＵ６３のア
クションを制御する。第１９図はＣＦＵコントローラ８
１の機能を制御するソフトウェアプログラムのハイレベ
ルフロー図である。セルのフローが開始する時にステッ
プ８２においてプログラムが入力される。ステップ８３
において、ＣＦＵ６３はそこへアドレスされるセルが受
信されていることを示すセル同期表示をＲＦＵ６１から
受信する。ステップ８４において、保守コマンドが存在
するかどうか判断される。保守コマンドが存在すれば、
プログラムはステップ８５へ移行しそこでＣＦＵ６３は
保守コマンドを実施する。ステップ８６において、ＣＦ
Ｕ６３は保守セル１２１を発生する（第８ｃ図）。しか
しながら、ステップ８４において、保守コマンドが存在
しないと判断されると、プログラムはステップ８７へ移
行しそこでＸＦＵ６５からセルを検索するための走査が
行われる。ステップ８８において、走査によりセルが見
つかったかどうかが判断される。セルが見つかっていな
ければ、プログラムはステップ８９へ移行しそこでアイ
ドルセル１４１が発生される。しかしながら、ステップ
８８において、セルが見つかるとプログラムはステップ
９０へ移行しそこでＸＦＵ６５からセルがアンロードさ
れる。再び第１８図を参照して、ＣＦＵコントローラ８
１からコマンドを受信すると、アイドルセル発生器９１
は出アイドル及び保守セルの５−６０ビットを発生す
る。セル組立装置９２が第８ａ図−第８ｄ図に示すフォ
ーマットにセルを組み立てる。最初の３バイトは一般的
にポールデータであり、第４バイトはセルタイプフィー
ルド（ＣＴＦ）１０５及びタグエラーチェック（ＴＥ
Ｃ）１０６を含んでいる。ＴＥＣ１０６を除く最初の４
バイトの全データがＣＦＵコントローラ８１からのコン
トロール信号によりバイトストリームへ挿入される。さ
らに、ペイロード１０３がロードされ、それはアイドル
もしくは保守パターンあるいはＸＦＵ６５からアンロー
ドされる情報セルとすることができる。遅れて到来する
ポール結果に対する８バイトの遅延線がペイロード１０
３の前に挿入される。優先順装置９３はロードされるセ
ルに対してＣＦＵ６３がＸＦＵ６５を走査する時に走査
結果を記憶することによりＣＦＵコントローラ８１を支
援する。優先順装置９３は見つけたセルを表示しＣＦＵ
コントローラ８１へ選定されたＸＦＵアドレスを与え
る。走査結果が否定的であれば、すなわち中継すべきセ
ルが無ければ、ＣＦＵコントローラ８１へ消失が表示さ
れる。スロットル装置９４が第１８図に破線で示されて
おり、オプショナル装置である。スロットル装置は、例
えば、定着可能な５ビットのモジュロカウンタである。
それにより接続されたスイッチポート１１は実際の物理
的レートよりも遥かに低い論理スループットを得ること
ができる。ＣＦＵラインコードエジェクタ９５はＲＦＵ
６１により指示されると第２５ビット毎にラインコード
ビットを挿入する。ＣＦＵ位相アライナー９６はＲＦＵ
位相アライナー７１（第１７図）と同じクロック及びレ
ベルに順応する。さらに、ＣＦＵ位相アライナー９６は
パラレルデータをシリアルビットストリームへ変換す
る。

【００２３】第２０図はスイッチコアマトリクス１２内
のクロス機能ユニット（ＸＦＵ）６５のブロック図であ
る。ＸＦＵ６５はローバス６６及びコラムバス６７とイ
ンターフェイスする（第１６図）。リレーアドレスフィ
ールド（ＲＡＦ）２５がＸＦＵローアドレスと一致する
時にローバス６６上のセルがＸＦＵメモリデバイス１５
１へ書き込まれる。問題とするＸＦＵがアドレスされれ
ばＸＦＵ６５からコラムバス６７へセルがアンロードさ
れる。さらに、ローバス６６をポーリングすることによ
り現在のＸＦＵ状態が読み取られる。現在のＸＦＵはＣ
ＦＵ６３から走査して読み取ることができる。ＸＦＵ６
５はローバス６６を介したＲＦＵ６１からの入信号、及
びコラムバス６７を介したＣＦＵ６３からの入信号を復
号するＸＦＵコントローラ１５２により制御される。入
力論理装置１５３がローバス６６を介した入セル内の２
４ビットリレーアドレスフィールド（ＲＡＦ）２５を分
析して問題とするＸＦＵがアドレスされるかどうか確認
する。出力論理装置１５４がコラムバス６７上のコント
ロールラインによりいつＸＦＵ６５がアドレスされるか
を決定する。クロックゲート装置１５５は１個のフリッ
プフロップ及びそれによりイネーブルされるゲートによ
り構成される。パワーアップ時にフリップフロップはリ
セット状態であり、クロックゲートはディセーブルされ
る。ＸＦＵメモリデバイス１５１は３ステート出力を有
するレジスタファイルとして実現された２ポートメモリ
とすることができる。これはスイッチコアマトリクス１
２のゲートアレイ実施例と矛盾しない。

【００２４】第２１図は特定スイッチポート１１のスイ
ッチコアインターフェイス（ＳＣＩ）内のスイッチポー
ト−スイッチコアセルストリームとスイッチコア−スイ
ッチポートセルストリーム間のタイミング関係を示す。
第２１図において、実施例では、２つのセルストリーム
はＳＷＰ−ＳＷＣストリーム６２の２０バイトで同期化
されている。スイッチコア１２の処理時間により実際の
同期化時間が設定されさまざまなスイッチコアの実施例
について変化する。スイッチポート１１がＲＰＦフィー
ルド２６を分析するのに十分な時間によりＳＷＣ−ＳＷ
Ｐストリーム６４はＳＷＰ−ＳＷＣストリーム６２に追
従してＲＰＦフィールド２６を分析し目標スイッチポー
トへ次のセルをアドレスできるかどうかを確認し、次の
セルに対するＲＡＦ２５を構成する。スイッチポートが
この分析を実施して次のセルを送る時間は第２１図に
“アソシエーション”矢符で示され、実施例では、４０
バイトを送信するのに要する時間である。“遅延”矢符
はオペレーション要求フィールド（ＯＲＦ）１２５（第
８ｃ図）の遅延コマンドにより設定することができる遅
延を示す。“previous”矢符はオペレーション表示フィ
ールド（ＯＩＦ）１２６（第８ｃ図）と前のＳＷＰ−Ｓ
ＷＣセルのＲＡＦ２５間の関係を示す。ＯＩＦ１２６は
前のセルにエラーがあるか、あるいはスイッチコア１２
への保守セルの場合には、実施されたかどうかを示す。
セル同期化（cell-sync)を達成するためにＳＣＩを介し
てクロック基準信号が発生される。実施例では、スイッ
チポート１１は全スループットを利用するために２バイ
トを送信するのに必要な時間に対応するウインド内にセ
ル開始が入るように同期化される。およそ１ビットを送
信する時間に対応する時間がクロック基準ジッターを考
慮してウインドへ付加される。システムはさらにスイッ
チコア１２内の内部ジッターに対する半バイト時間を考
慮している。本発明のＡＴＭスイッチ１０にいくつかの
方法で冗長性を付加することができる。例えば、第１図
に示すようにスイッチコア１２に第２プレーン１３を付
加することができる。スイッチコア１２内のセル損失に
よるスイッチの同期化の困難度に応じて、プレーン１２
及び１３は互いに非同期とすることができる。スイッチ
ポート１１はいくつかの測定アルゴリズムにより一層イ
ンテリジェントにしなければならないため非同期プレー
ン１３を付加するとスイッチポート１１の費用及び複雑
さが増す。

【００２５】本発明のアクセス制御ＡＴＭスイッチ１０
のスイッチコア１２は２０の二重方向１５５Ｍビット接
続、バッファー５１、及び残りのスイッチコア機能に対
する容量を有するシングルチップ上に構成することがで
きる。このようなシングルチップスイッチコア１２はＡ
ＴＭスイッチ１０自体よりもそれほど広幅ではないバッ
クプレーン上に直接載置することができる。第２２図は
本発明のアクセス制御ＡＴＭスイッチ１０の一実施例の
斜視図であり、各シングルチップスイッチコアプレーン
１２及び１３がスイッチポートボード１１が接続されて
いる各バックプレーンストリップ１６１及び１６２上に
載置されている。バックプレーンストリップ１６１及び
１６２は他の回路板と同様に置換可能である。バックプ
レーンストリップ１６１及び１６２は真っすぐである必
要はなく、スイッチポートボード１１を各ストリップ上
で接続するのに一つのスイッチコアしか必要でないため
湾曲したり９０゜折り曲げることができる。低い技術レ
ベルを維持したい場合には、スイッチコア１２を３個も
しくは４個のチップへ分割することができ速度及び所要
内部メモリサイズもそれに応じて低減する。逆に、１５
５Ｍビット容量の４個のスイッチコアチップをリンク結
合してスイッチコアを６２０Ｍビット容量へグレードア
ップすることができる。リンク結合を行うには各スイッ
チコア１２間にスイッチポート１１を設ける必要があ
る。したがって、いくつかのリンク結合構造では、ＡＴ
Ｍスイッチ１０はプレーン重複構造とすることができな
い。信頼性の観点から、これは欠点とはならない。本質
的に、プレーン重複スイッチは冗長度がｎ＋１のスイッ
チであり、ｎ＝１である。冗長度がｎ＋１のリンク結合
構造がいくつかあり、構造のさまざまな段階においてｎ
は１よりも大きい。本発明のアクセス制御ＡＴＭスイッ
チ１０のもう一つの利点は組込アクセス制御によりさま
ざまな物理的速度で作動するさまざまな装置の接続が支
援されることである。本発明のＡＴＭスイッチにより任
意の速度において全体非同期通信が提供される。この機
能の結果スイッチコア１２はいくぶん複雑かつ高価とな
るが、スイッチコアの費用増加を凌ぐ利益が装置（スイ
ッチポート）側で得られ全体コストプロアイルが向上す
る。ＡＴＭセルをフレーム内の下位に置くことによりス
イッチコア１２を介した等時性サービスを生成すること
ができる。等時性サービスにより、本発明のアクセス性
ＡＴＭスイッチ１０はＳＴＭ及びＡＴＭトラフィックの
両方を処理することができ、ＰＡＢＸ及び公衆アクセス
ノード等のサービスのためのマルチメディア端末に使用
することができる。

【００２６】等時性サービスは、下位１２５μｓフレー
ムに対して特定の所定時間にスイッチ１０と結合される
が、ＡＴＭセルフォーマットに基づいている。クロック
分布信号により、スイッチポート１１に取り付けられた
マスター装置は他のスイッチポートに取り付けられたス
レーブ装置へその１２５μｓフレーム同期を送ることが
できる。次に装置はマスターにより与えられる時間フレ
ーム内でそれらのセルのスケジュールを決める。したが
って、セル／タイムスロットを読み出さなければならな
い時間に等時性出力を要求しているタイムスロットが同
じコラム上に他に無いことが重要である。したがって、
スイッチポート１１は、例えば、セルの衝突が生じない
ようにコラムベースで等時性タイムスロットを分布する
管理装置を制御することにより、等時性セルのスケジュ
ールを調整する。スイッチコアバッファー内のセルが消
費する時間によりバッファーリソースが浪費されるた
め、集中もしくは分散することができる管理装置はスイ
ッチコア１２に生じる遅延が最小限に抑えられるように
等時性タイムスロットを分布することができる。したが
って、最小交換レベルはセルであり、そのとき１２５μ
ｓフレームレベルで迅速に等時性サービスを処理してい
るシングルフレーム構造において考えられる最低分配帯
域幅は３．６Ｍビットであることを意味する。スイッチ
１０は入帯域幅が１２５μｓよりも長い場合に一つの完
全なセルを“犠牲にする”必要が無くなるマルチフレー
ム構造を使用することもできる。フレームもしくはマル
チフレーム構造はデータフローの同期化パターン、例え
ば８Ｋｈｚのフレームクロック、もしくは両方の組合せ
に基づくことができる。８Ｋｈｚクロックの場合にはジ
ッター問題が生じることがあるが、クロック分布により
提供することができるためより低廉なハードウェア解法
が得られる。１セルよりも低レベルへの交換に対して
は、６４ｋビットレベルで１５５Ｍビットカレントを交
換できる装置（４／０装置）をアクセス制御ＡＴＭスイ
ッチ１０に備えることができる。４／０装置により、セ
ルの内部構造が分解され、バイトはセル間で移送され異
なる方向へ送信される。ＡＴＭ環境における回路エミュ
レーションに対して提案される標準により恐らくＡＴＭ
への変換が１度しか生じない場合は６４ｋビットで交換
する必要が無くなる。標準によりＡＴＭセルは接続へ分
配され６４ｋビットサンプルにより部分的もしくは完全
に充填されることが指定され、したがって交換容量をよ
り効率的に利用できるようになる。一つのスイッチポー
ト１１から別のスイッチポート１１へスイッチコア１２
を介して転送される時にセル内にエラー発見機構を含む
ことにより本発明のアクセス制御ＡＴＭスイッチ１０は
シングルプレーン解法において非常にうまく機能するこ
とを理解されたい。このために３バイトを付加すること
ができる。このプロセスは純正回路スイッチでは大きな
出費を招くことなく達成するのが困難である。この機能
によりアクセス制御ＡＴＭスイッチ１０はマルチメディ
ア応用に対するアクセススイッチとして適切なものとな
る。

【００２７】フロー制御 入口スイッチポート１１ａがセルを受信することができ
る装置１７の間で装置毎に帯域幅が変動することがあ
る。したがって、目標スイッチポート１１ｂがそのセル
を関連する装置１７へ出力することができる速度よりも
高いか、低いか、もしくは等しい速度で入口スイッチポ
ートはセルを受信することができる。このため受信セル
のペイロード内のデータが改変されないようＡＴＭスイ
ッチを通るセルフローが制約される。例えば、目標スイ
ッチポートがそのセルを関連する装置１７へ出力する出
力速度と呼ばれる速度が前記目標スイッチポートへアド
レスされるセルが入口スイッチポートへ到着する入力速
度と呼ばれる速度よりも低ければ、出口スイッチポート
が前のセルを受信するまで入口スイッチポートは次のセ
ルを受信して一時記憶するのを防止しなければならな
い。この規則が破られると、次のセルが抽出されるセル
を一部オーバライトする確立が高くなる。すると抽出さ
れるデータは改変データを含むようになる。一方、入力
及び出力速度が等しいか、もしくは入力速度が出力速度
よりも低い場合には、入口スイッチポートは抽出される
セルをオーバライトする危険性無しに目標スイッチポー
トが前のセルを受信開始するとすぐに新しいセルの受信
を開始することができる。本発明に従って、ＲＰＦフラ
グ及び、ＳＳ−フラグと呼ばれる、走査状態フラグを設
定する特定ルールを使用することにより前記したことが
達成される。フラグルールを使用することによりスイッ
チ内で“速度変換”を行うことができる。速度変換はセ
ルがスイッチに到達するビットレートがセルがスイッチ
から出て行くビットレートとは異なることを意味する。
速度変換により本発明のスイッチはユニークな特徴が与
えられ、それは第１の特定ビットレートで作動するよう
に設計された装置１７の、全部ではないが、一つ以上を
第１のビットレートとは異なる第２の特定ビットレート
で作動するように設計された新しい装置と置換する能力
である。

【００２８】例えば、第４図の各装置１７が６４ｋビッ
ト／秒で作動するように設計された各トランクを終端す
る装置を表す場合、全装置１７を置換することなく１台
以上のトランク終端装置を１５５Ｍビット／秒のビット
レートで作動するトランクを終端するように設計された
新しい装置と置換することができる。したがって、ネツ
トワーク構造の全トランクではなく個別のトランクだけ
をグレードアップしてしかも同じスイッチを使用するこ
とができる。これは同じＡＴＭスイッチを保持するため
に全装置１７を変えネツトワークの全トランクをグレー
ドアップする必要がある既存のＡＴＭスイッチとは異な
る。スイッチコアからスイッチポートへのセルのＲＰＦ
フィールド２６はそれが構成される時のスイッチの各出
口スイッチポート１１ｂの状態により構成されている。
すなわち、ＲＰＦ２６は特定のスイッチポートが新しい
セルの受信準備が完了しているかどうかという全ての出
口スイッチポート１１ｂの状態のスナップショットによ
り構成されている。ＲＰＦフィールド２６の個別ビット
はビットにより表される特定の出口スイッチポートへの
トラフィックに対する赤色もしくは緑色光を示すトラフ
ィック光と比較される。例えば、ビットが論理“１”へ
設定して示される赤色光であれば、ＲＰＦフィールドの
ビットにより表される出口スイッチポートに対応するマ
トリクスクロスポイントにおけるバッファー５１（第１
５図）は新しいセルの受信準備が完了していない。ビッ
トが論理“０”へ設定して示される緑色光であれば、バ
ッファー５１は同じ出口スイッチポート１１ｂへアドレ
スされるセルをさらに受信する準備が完了している。

【００２９】第２３図は実施例において速度変換に使用
される装置の論理ブロック図である。第２３図は各マト
リクスクロスポイントに１個のバッファー５１がある第
１５図に関連している。第２３図には２番ロー及び３番
コラム間のクロスポイントである一つのマトリクスクロ
スポイントに関連する１組の装置、例えば２，３、が開
示されている。特記無き限り、マトリクスの他の各クロ
スポイントは同様な１組の装置に関連している。第２３
図にはさらに入口スイッチポートＳＷＰ２に到達するセ
ルが出口スイッチポートＳＷＰ１０へ廻される場合の速
度変換も示されている。ＳＷＰ２の入口ビットレートは
“ｉ”で示されＳＷＰ１０の出口ビットレートは“ｏ”
で示されている。４つのケース、すなわちｉ＞ｏ，ｉ＜
ｏ，ｉ＝ｏ，及びｉ？ｏについて考えなければならな
い。ｉ？ｏはｉとｏの差が未知であることを意味し、例
えば、どの装置１７が接続されているかをスイッチが知
らない時に初期化が行われる場合がそうである。ポール
状態レジスタ（ＰＳＲ）１６０はＳＷＰ１０へアドレス
される次のセルをバッファー５１が受信する準備が完了
しているかどうかを調べるためにＦＩＦＯバッファー５
１の状態を読み取っている（ポーリング）。このポーリ
ングは点線１６１で略示されている。走査状態レジスタ
（ＳＳＲ）１６２はバッファーが送出すべき任意のセル
を含んでいるかどうかを調べるために同じＦＩＦＯバッ
ファー５１の状態を走査している。この走査は点線１６
３で略示されている。ＰＳＲ１６０及びＳＳＲ１６２は
共にセット及びリセット入力と出力を有するフリップフ
ロップ回路を具備している。２つのリセット状態Ｒ１及
びＲ２間の選択を行う可動矢符１６４で示すように、Ｐ
ＳＲ１６０のリセットは条件付きである。Ｒ１及びＲ２
間の選択はポールレートレジスタ（ＰＲＲ）１６５によ
り行われる。ＰＲＲ１６５はマトリクスロー（ＳＷＰ
２）に接続された装置と、この場合ＳＷＰ１−ｎ（第９
図）に接続された装置である、マトリクスコラム３に接
続された装置１７のビットレートの差に関連する情報を
含んでいる。この情報はスタティックでありスイッチが
初期化される時あるいは特定の装置１７が置換装置より
も高いかあるいは低いビットレートで作動する新しい装
置と置換される時にＰＲＲ１６５へロードされる。ＰＳ
Ｒ１６５の情報はダイナミックでありセルがＦＩＦＯバ
ッファー５１に到達するかあるいはそこから抽出される
度に変えられる。ＰＳＲ１６０の出力信号１６６はＦＩ
ＦＯバッファー５１に現在記憶されているセル、例え
ば、ＳＷＰ１０によりアドレスされる出力スイッチポー
ト１１ｂに関連したＲＰＦビットである。

【００３０】ＳＳＲ１６２に対する設定は条件付きであ
る。可動矢符１６７により２つの設定条件Ｓ１及びＳ２
の選択が行われる。Ｓ１及びＳ２の選択は走査レートレ
ジスタ（ＳＳＲ）１６８により行われる。ＳＳＲ１６８
はマトリクスロー２（ＳＷＰ２）と、この場合ＳＷＰ１
−ｎ（第９図）に接続された装置である、マトリクスコ
ラム３に接続された装置１７のビットレートの差に関連
した情報を含んでいる。ＰＲＲ１６５の情報と同様にこ
の情報もスタティックでありスイッチが初期化されるか
あるいは置換装置よりも高いかもしくは低いビットレー
トで作動する新しい装置と装置１７が置換される時にＳ
ＳＲ１６８へロードされる。前記したように、走査状態
レジスタ（ＳＳＲ）１６２の内容はダイナミックであり
セルがＦＩＦＯバッファー５１に到達するかあるいはそ
こから抽出される度に変えられる。ＳＳＲ１６２の出力
１６９は走査状態フラグ（ＳＳ−フラグ）を含んでい
る。出力１６９はスイッチコア１２内に配置されマトリ
クスコラム３に接続された全てのスイッチポートに共通
である走査装置１７０に接続されている。したがって、
スイッチコアマトリクス１２の各コラムに１個の走査装
置がある。走査装置１７０は出力スイッチポート１１ｂ
へ中継されるセルを有する任意のバッファーに対するＦ
ＩＦＯバッファー５１を走査する。走査装置１７０はバ
ッファー内で待機中のセルのヘッダーに含まれたアドレ
スを読み取る。走査装置１７０はこのようなバッファー
５１を一つ以上見つけると、第９図に関して前記した優
先順ルールを使用して、どのバッファーにセルの送出を
許すべきかを判断する。バッファー５１は第２３図に
“crosspoint select"のラベルを付した出力信号により
指示される。次に選定された出力スイッチポート（ＳＷ
Ｐ１０）はＦＩＦＯ５１からセルの抽出を開始する。下
記の論理により出力スイッチポートへのアクセスが制御
される。

【００３１】

【００３２】前記した表では正論理が使用されている。
第１表からセルがバッファー５１へ書き込まれるとすぐ
に、ポール状態レジスタ（ＰＳＲ）１６０が設定される
ことが判る。バッファー５１内のセルの最初のバイトが
抽出されるとすぐに、ポールレートレジスタ（ＰＲＲ）
１６５が“０”であればＰＳＲ１６０がクリアされる。
ＰＲＲ１６５が“１”の位置であれば、最後のバイトが
バッファーから抽出される時にＰＳＲ１６０がクリアさ
れる。第２表からセルがバッファー５１へ書き込まれる
とすぐに、走査レートレジスタ（ＳＲＲ）１６８に
“０”がプリロードされておれば走査状態レジスタ（Ｓ
ＳＲ）１６２が最初のバイトに設定されることが判る。
ＳＲＲ１６８に“１”がプリロードされると、ＳＳＲ１
６２はクロスポイントバッファー５１のセルの最後のビ
ットが設定される。バッファー５１から最初のバイトの
読み取りが開始されるとＳＳＲ１６２はリセットされ
る。第３表はさまざまな入力及び出力ビットレートに対
するポールレートレジスタ（ＰＲＲ）１６５及び走査レ
ートレジスタ（ＳＲＲ）１６８の状態を示す状態表であ
る。第３表の内容は第１表及び第２表の内容及び定義を
使用して決定される。入力ビットレートが出力ビットレ
ートよりも大きければ（ｉ＞ｏ）次の考察が適用され
る。セルの最初のバイトがバッファーに到達するとすぐ
にＦＩＦＯバッファー５１のセルの読出しを開始するこ
とができる。したがって、走査状態レジスタ（ＳＳＲ）
１６２を即座に設定することができる。第２表から、
“最初のバイト書込み時．．”の行及び信号の下の対応
する列から、第３表の走査レートレジスタの下のｉ＞ｏ
行には“０”を記入しなければならない。ＦＩＦＯバッ
ファー５１内に存在するセルはポールレートレジスタ
（ＰＲＲ）１６５が占有されている状態を有するという
事実により表示される。読取レートは入力レートよりも
遅いため、バッファー５１から最後のバイトが読み出さ
れるまでＰＲＲ１６５をクリアしてはならない。第１表
から、最後の行はＰＲＲ１６５の“１”状態を与え、こ
の“１”は第３表のポールレートレジスタの下のｉ＞ｏ
行に反映される。

【００３３】一方、最初のバイトの抽出時にＰＲＲ１６
５がクリアされていると、ポール状態レジスタ（ＰＳ
Ｒ）１６０はＦＩＦＯバッファー５１が新しいセルの受
信準備完了しているという早期表示を受信する。この新
しいセルがバッファー５１へロードされると、古いセル
は読出レートが低いためオーバライトされる危険性が高
い。したがって、これにより古いセルのデータが改変さ
れる。これを防止するために、抽出されるセルの最後の
バイトでＰＲＲ１６５がクリアされる。出力ビットレー
ト“ｏ”が入力ビットレート“ｉ”よりも高い（ｉ＞
ｏ）逆の状態では、セルの最後のバイトがＦＩＦＯバッ
ファー５１へ記憶されるまで走査状態レジスタ（ＳＳ
Ｒ）１６２は設定されない。これはＳＳＲ１６２内に
“１”がある（第２表の最後の行の次）ことを意味しそ
れにより第３表の第２行、走査レートレジスタの下に
“１”が与えられる。ｏ＞ｉという事実により、最初の
バイトの読出し時にポール状態レジスタ（ＰＳＲ）１６
０をクリアすることができる。ＰＳＲ内容、すなわちＲ
ＰＦ−フィールド２６、がスイッチポートで分析される
と、スイッチポートはバッファー５１へ新しいセルを転
送することができる。新しい、遅いセルがバッファーに
到達する前にバッファー５１内のセルが読み出される。
第１表から、最後の行“最初の読出し．．．”及び信号
の下の対応するエントリーの次に、“０”が与えられこ
の“０”は第３表のポールレートレジスタの下のｉ＜ｏ
行に反映される。

【００３４】入力及び出力レートが等しければ（ｉ＝
ｏ）、ＦＩＦＯバッファー５１内のセルの最初のバイト
の抽出が開始するとすぐに、データ改変の危険性無しに
新しいセルの最初のバイトをバッファー５１へ書き込む
ことができる。したがって、ポールレートレジスタの下
のｉ＜ｏ行の値“０”がまだ適用される。したがって、
ポールレートレジスタの下のｉ＝ｏ行には“０”が示さ
れている。走査レートレジスタ（ＳＲＲ）１６８はセル
の最初のバイトがバッファー５１に到達する時に設定し
て設定条件Ｓ１、すなわち“０”を第２行に与えること
ができる。この“０”は第３表の走査レートレジスタの
下のｉ＝ｏ行に入力される。入力及び出力ビットレート
が未知であれば（ｉ？ｏ）、セルの最後のバイトがＦＩ
ＦＯバッファー５１へ書き込まれるまで走査状態レジス
タ（ＳＳＲ）１６２を設定することができない。第２表
から、これにより設定条件Ｓ２、すなわち“１”が与え
られる。この“１”は第３表の走査レートレジスタの下
のｉ？ｏ行に入力される。送信側では、第２表のリセッ
ト条件Ｒ２のように、抽出されるセルの最後のバイトが
読み出されるまでポール状態レジスタ（ＰＳＲ）１６０
はバッファー５１へ新しいセルを送る許可を与えること
ができない。この条件で示される“１”は第３表のポー
ルレートレジスタの下のｉ？ｏ行へ入力される。したが
って、ｉ？ｏであるこの状況ではＰＳＲ１６０及びＳＳ
Ｒ１６２の両方が“１”へ設定される。この状況はＡＴ
Ｍスイッチの始動時及び装置１７０の置換時に生じる。
ＡＴＭスイッチはそれ自体が置換装置１７のビットレー
トへ構成かつ適応される。他の装置１７は全て変化せず
個別のビットレートで作動する。ｉ＝ｏの状況では、入
口スイッチポート１１ａのセルは、たとえ同じマトリク
スクロスポイントを通過しても連結すなわち結合され、
セルは“on the fly" ＡＴＭスイッチを介して交換され
る。連結されたセルは前のセルの末尾に付加された連続
セルのヘッドを有している。したがって、実施例につい
て本発明を説明してきたが、当業者であればさまざまな
修正及び変更が自明であると思われる。本開示及び特許
請求の範囲にはこのような修正及び変更が全て含まれる
ものとする。

【図面の簡単な説明】

当業者であれば下記の図面を参照すれば本発明をよく理
解することができ、そのさまざまな目的及び利点が自明
になると思われ、ここに、

【図１】本発明のシステムで使用されるタイプのアクセ
ス制御ＡＴＭスイッチの主構成要素の簡単なブロック
図。

【図２】スイッチポート及びスイッチコア間のデータフ
ローを示し、かつ本発明のシステムのスイッチポートの
どこに入力バッファーが配置されているかを示す、第１
図のＡＴＭスイッチの簡単な機能ブロック図。

【図３】本発明のシステム内のスイッチポートから動作
及び保守機能が監視及び制御される様子を示すＡＴＭス
イッチの簡単な機能ブロック図。

【図４】本発明のアクセス制御ＡＴＭスイッチに接続さ
れた全ての通信装置がスイッチポートを介してスイッチ
コアへアクセスする様子を示す簡単なブロック図。

【図５】本発明のアクセス制御ＡＴＭスイッチにより実
施される論理スイッチング及び空間スイッチング機能を
示す簡単な機能ブロック図。

【図６】いくつかのアクセス制御ＡＴＭスイッチがマト
リクスアーキテクチュアへリンク結合される場合の論理
及び空間スイッチング機能を示す簡単な機能ブロック
図。

【図７】本発明のアクセス制御ＡＴＭスイッチにおいて
論理及び空間スイッチング機能を実施する３つの通信プ
ロトコルレベル間の構造及び関係を示す簡単な機能ブロ
ック図。

【図８】スイッチコアの一つのスイッチポート及び一つ
のプレーン間のスイッチコアインターフェイス（ＳＣ
Ｉ）の物理的回線を示すブロック図。

【図８ａ】スイッチコアインターフェイス（ＳＣＩ）を
介して各方向へ送られるジェネリックセルのバイトマッ
プ。

【図８ｂ】スイッチコアインターフェイス（ＳＣＩ）を
介して各方向へ送られる情報（トラフィック）セルのバ
イトマップ。

【図８ｃ】スイッチコアインターフェイス（ＳＣＩ）を
介して各方向へ送られる保守セルのバイトマップ。

【図８ｄ】スイッチコアインターフェイス（ＳＣＩ）を
介して各方向へ送られるアイドルセルのバイトマップ。

【図９】入力スイッチポート内の論理バッファー数とス
イッチコアマトリクスからの目的スイッチポートのアウ
トレット数が等しい本発明のアクセス制御ＡＴＭスイッ
チの実施例を示す簡単なブロック図。

【図１０】目的スイッチポートへの全てのスイッチコア
アウトレットに対して一つの論理バッファーが使用され
る本発明のアクセス制御ＡＴＭスイッチの実施例の簡単
なブロック図。

【図１１】本発明のアクセス制御ＡＴＭスイッチのスイ
ッチポートの入力側におけるバッファーの優先順位付け
及び可変バッファーサイズの使用を示す簡単なブロック
図。

【図１２】本発明のアクセス制御ＡＴＭスイッチにおけ
るスイッチポートのスイッチコアへの接続及びスイッチ
マトリクスへのアクセス機構に使用される原理を示す機
能図。

【図１３】本発明のアクセス制御ＡＴＭスイッチの所望
の機能を提供するスイッチコアマトリクス内のバッファ
ーの位置決めに対する最低減の解決法を示す機能図。

【図１４】本発明のアクセス制御ＡＴＭスイッチ内で中
間数のバッファーが使用される場合のスイッチコアマト
リクス内のバッファーの位置決めを示す機能図。

【図１５】本発明のアクセス制御ＡＴＭスイッチにおけ
る各マトリクスクロスポイントに対して１セル深さの一
つのバッファーが使用される完全な解決法におけるスイ
ッチコアマトリクス内のバッファーの位置決めを示す機
能図。

【図１６】スイッチコアマトリクスのトップレベルブロ
ック図。

【図１７】スイッチコアマトリクスのロー機能ユニット
（ＲＦＵ）のブロック図。

【図１８】スイッチコアマトリクス内のコラム機能ユニ
ット（ＣＦＵ）のブロック図。

【図１９】コラム機能ユニット（ＣＦＵ）内のＣＦＵコ
ントローラの機能を制御するソフトウェアプログラムの
ハイレベルフロー図。

【図２０】スイッチコアマトリクス内のクロス機能ユニ
ット（ＸＦＵ）のブロック図。

【図２１】特定スイッチポートに対するスイッチコアイ
ンターフェイス（ＳＣＩ）内のスイッチポート−スイッ
チコアセルストリームとスイッチコア−スイッチポート
セルストリーム間のタイミング関係を示す図。

【図２２】スイッチポートボードが接続されるバックプ
レーン上にシングルチップスイッチコアが載置される本
発明のアクセス制御ＡＴＭスイッチの一実施例の斜視
図。

【図２３】本発明の実施例において速度変換に使用され
る装置の論理ブロック図。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データ転送スイッチであって、該スイッ
   チは、 複数のロー、コラム、及びそのクロスポイントからなる
   スイッチコアマトリクスであって、前記マトリクス上の
   入力点から出力点への情報セルストリームの方路を指定
   する選定可能な経路を提供し、情報セルストリームは第
   １のビットレートで入力され第２のビットレートで出力
   されるスイッチコアマトリクスと、 スイッチコアマトリクスの各クロスポイントに関連付け
   られて情報セルストリームのビットレートを第１のビッ
   トレートから第２のビットレートへ変換するフロー制御
   手段と、 を具備するデータ転送スイッチ。
2. 【請求項２】 請求項１記載のスイッチであって、フロ
   ー制御手段は、 スイッチコアマトリクスの各クロスポイントにおける情
   報セルバァッファと、 情報セルストリーム内の次のセルを受信するバァッファ
   の利用可能性に関する情報セルバァッファの状態を読み
   出して、前のセルをオーバライトする可能性が最小限に
   抑えられる時間まで次のセルがバァッファにより受信さ
   れないように情報セルストリーム内のセルの入力を制御
   する信号を出力するポル状態レジスタと、 を具備するスイッチ。
3. 【請求項３】 請求項２記載のスイッチであって、フロ
   ー制御手段は、さらに、 情報セルストリームに対する入力および出力ビットレー
   トの比較に応答してポル状態レジスタのリセットを制御
   して、前のセルをオーバライトする可能性が最小限に抑
   えられるまでポル状態レジスタからの出力信号は次のセ
   ルの受信を許すようにリセットされることがないように
   する手段を具備するスイッチ。
4. 【請求項４】 請求項１記載のスイッチであって、フロ
   ー制御手段は、 スイッチコアマトリクスの各クロスポイントにおける情
   報セルバァッファと、 バァッファが出力準備完了しているセルを情報セルスト
   リーム内に含むかどうかに関する情報セルバァッファの
   状態を読み出してそれを示す信号を出力する走査状態レ
   ジスタと、を含む具備するスイッチ。
5. 【請求項５】 請求項４記載のスイッチであって、フロ
   ー制御手段は、さらに、 情報セルストリームに対する入力および出力ビットレー
   トの比較に応答して走査状態レジスタのリセットを制御
   して、前に出力したセルをオーバライトする可能性が最
   小限に抑えられるまで走査状態レジスタからの出力信号
   はセルの出力を許すようにリセットされることがないよ
   うにする手段を具備するスイッチ。
6. 【請求項６】 請求項５記載のスイッチであって、さら
   に、走査状態レジスタからの出力信号を走査して出力準
   備完了しているセルを含むバァッファを識別し、予め定
   められた優先順位ルールに従って一時に１つの出力され
   るセルを選択する走査装置を具備するスイッチ。