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JPH03156927A - アルミ・メタライゼーションのパターン形成方法 - Google Patents

アルミ・メタライゼーションのパターン形成方法

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Publication number
JPH03156927A
JPH03156927A JP2286911A JP28691190A JPH03156927A JP H03156927 A JPH03156927 A JP H03156927A JP 2286911 A JP2286911 A JP 2286911A JP 28691190 A JP28691190 A JP 28691190A JP H03156927 A JPH03156927 A JP H03156927A
Authority
JP
Japan
Prior art keywords
layer
etching
metallization
chlorine
prescribed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2286911A
Other languages
English (en)
Inventor
Leuh Fang
ルー・ファング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH03156927A publication Critical patent/JPH03156927A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/942—Masking

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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体デバイスのメタライゼーションにパタ
ーンを形成するための装置及び方法に関し、特にアルミ
合金を含むメタライゼーションのパターン形成に、「ハ
ード・マスク」を利用することに、関する。
〔従来技術とその問題点〕
半導体デバイスは、一般に、その上面に、デバイス制御
、起動及び出力のためのゲートや相互接続導体として機
能するネットワーク状のメタライゼーションが必要であ
る。例えば　電荷結合素子（ＣＣＤ）の場合、入射光の
強さに応じて局在領域に蓄積された電荷を「読出す」手
段が導電性メタライゼーションによって得られる。メタ
ライゼーションの配列または「パターン化」は極めて正
確でなければならない。この正確さは、１０’個トラン
ジスタ／チップを超えるような集積密度を有するＶＬＳ
Ｉ　（超ＬＳ１．超大規模集積回路）の場合特に強く要
求される。
位置的な正確さに加えて、この種のデバイスの最適動作
のためには、線幅が一貫していると共に「アンダーカッ
ト」のないメタライゼーションが必要である。前者の条
件は、一般にゲート幅を２ミクロンより小さくする必要
のあるＶＬＳ　Ｉの製造においては達成が著しく困難で
ある。線幅が公称幅をほんの少しでも逸脱すると、好ま
しくない局部的効果が顕著に生じることがある。また、
上記の後者の特性、即ちアンダーカットは、デバイス故
障やシステム障害を引き起こす有害な漂遊容量が導入さ
れる原因となる。
現在この種のデバイスのメタライゼーションに用いられ
る「標準的な」金属はアルミニウムである。アルミニウ
ム及びその特定の合金は、実用性が確認されているあら
ゆる材料の中で最も低い抵抗率を有する。即ち、特定の
、アルミニウムを基礎とした合金（アルミ・ベース合金
）は、通常のエツチングやこれと同様のプロセスを施し
易いと言うことが実証されている。
従来、パターン形成は、一般に、半導体基板上に形成さ
れたメタライゼーション層をエツチングするプロセスに
よって行われてきた。メタライゼーション層の上にはフ
ォトレジスト層が形成され、写真製版法によって露光さ
れ、フォトレジストの種類により感光部分または未感光
部分がアセテート浴等によって除去される（現像）。そ
の後、液体またはガス状のエツチング剤が導入され、こ
れがメタライゼーション層の露出部分を侵食する結果、
基板上に所望のパターンが残される。
メタライゼーション層をエツチングするには相当長い時
間が必要である。それは現在使われているエツチング剤
は非常に腐食性が強く、下層のメタライゼーション層を
保護するための残留フォトレジストを溶解させるよう作
用し、その結果下層のメタライゼーション層を腐食させ
るので、エツチング工程を通してパターンを保護するた
めに比較的厚いフォトレジスト層が用いなければならな
いからである。例えば、エツチング工程を通して厚さ７
，０００オングストロームのメタライゼーション層を保
護するためには、通常１．５ミクロン（１５，０００オ
ングストローム）厚のフォトレジスト層が必要である。
フォトレジストは非常に腐食性の強いエツチング剤（液
体またはガス）のイオンを捕捉する。そのため、厚いフ
ォトレジスト層はメタライゼーション層を保護するもの
の、一方では非常に厚いフォトレジスト層は、パターン
形成後における腐食の危険性を相当増大させる。さらに
、フォトレジスト層が厚ければ厚いほど、非常に細い線
状のメタライゼーション層をエツチングするための、対
応する非常に狭い物理的開口部を維持することが困難に
なる。
〔発明の目的〕
本発明の目的は、半導体材料の基板を有する形態の半導
体デバイス上に所定パターンのアルミ・ベースのメタラ
イゼーション層を形成する新規なプロセスを提供するこ
とによって上記のような従来技術の欠点を解消せんとす
るものである。
〔発明の概要〕
本発明のプロセスは基板上にアルミ・ベースのメタライ
ゼーション層を被着する工程を有する。
一 この工程の後、塩素ベース（塩素系）のエツチング剤に
対して耐性を有する耐エツチング性物質層をメタライゼ
ーション層上に被着する。次に、この耐エツチング性物
質層上にフォトレジスト層を被着し、露光した後、現像
することによって所定パターンに従い除去し、耐エツチ
ング性物質層の所定部分を露出させる。その後、この露
出部分にエツチング剤を与えて所定の開口部パターンを
有するハード・マスクを形成し、これにより露出したメ
タライゼーション層の所定部分を塩素ベースのエツチン
グ剤に曝して除去し、これによって半導体基板上に所定
パターンのメタライゼーション層を形成する。
〔実施例〕
第１図の横断面図において、半導体ウェーハ１゜の上面
には、本発明のプロセスによりパターンが形成されるメ
タライゼーション層１４が設けられている。メタライゼ
ーション層１４は、適切にパターン形成された状態にお
いては、これらの工程を経て得られる半導体デバイスを
動作させたりその動作状態を知るために、種々の入出力
部及び制御デバイス（例えばゲート）との信号伝送を行
うための導体網を与えるものである。これらの導体網の
適切な幾何学的寸法は、基板ｌｌ内の各種拡散（図示省
略）によって決定されるところが大きい。
ウェーハ１０は、好ましくは、単結晶質シリコン基板１
１とその上層の酸化物質１２を有する。酸化物層１２は
パッシベーション効果を得るためのものであり、シリコ
ン基板１１の表面に高温エピタキシャル成長プロセスに
よって成長させることもできるし、あるいは低圧気相成
長法（ＬＰＧＶＤ）またはこれと同様の従来行われてい
るプロセスによって蒸着するようにしても良い。
メタライゼーション層１４は、好ましくは、各々適宜ス
パッタ蒸着された異なる３つのサブレイヤ（ｓｕｂ−１
ａｙｅｒ　）で構成することが望ましい。一番下側のバ
リヤ層１６は中間の主導体層１８（下記に述べる）内の
アルミ原子とウェーハ１０内のシリコン原子の相互拡散
を防止するためにこれらの間に設けられている。バリヤ
層１６はチタンゲステン（ｔｉｔｕｎｇｓｔｅｎ）　（
チタンとタングステンの合金、ＴＩＷとも称する）の組
成物で適宜形成することができる。ＴＩＷは、一般に、
チタン約１２．５％とタングステン約８７．５％よりな
り、適切な方法により約１５００オングストロームの厚
さに被着することができる。
中間の主導体層１８はアルミ−銅合金（制約４％）で形
成することができ、メタライゼーション・パターンの主
導体として用いられる。導通を容易にするために、メタ
ライゼーション層１４のこの主導体層１８の適切な厚さ
は約５０００オングストロームである。
最上層２０は厚さ約５００オングストロームのＴＩＷ被
膜よりなる。この最上層は、パターン形成時に好ましく
ない「ヒロック」が形成されるのを防止する作用をなす
。さらに、この最上層２ｏはその下層のアルミ合金層（
主導体層）１８の反射率を減じることによってパターン
形成を容易にする役割をも有する。
第２図は上記工程の次の工程、即ち■ハード・マスクと
して作用する誘電体層２２及び■フォトレジスト層２４
の形成工程を経た加工物の断面を示す。
ハード・マスク誘電体層２２は、好ましくは二酸化ケイ
素またはオキシナイトライドで形成することが望ましく
、厚さは約３５００オングストロームとすることが望ま
しい。ハード・マスクの材料はその下層のメタライゼー
ション層１４の本体部との適合性の良いものを選択する
。即ち、誘電体層（ハード・マスク）２２の組成物はア
ルミ・ベース合金層（メタライゼーション層）１４の好
適なエツチング剤に対する耐性を有するものが選択され
る。一般に、アルミ・ベース合金を正確且つ比較的迅速
にエツチングするためには、塩素や三塩化ホウ素（ｂｏ
ｒｏｎ　ｔｒｉｃｈｌｏｓｉｄｅ）のような塩素ベース
の気体エツチング剤が用いられ、上記の各誘電体物質は
これらのエツチング剤に対して極めて強い耐性を示す。
フォトレジスト層２４は僅か５０００オングストローム
の厚さに回転被着するだけで良い。これは従来技術にお
いて同様の目的に使用されるフォトレジスト層より著し
く薄い。
前に述べたように、メタライゼーション層１４の０ 最上層２０は、塩素ベースのエツチング剤に侵され難い
Ｔｌ−のような非アルミ・ベース合金を含んでいる。こ
の材料は四フッ化炭素あるいは「フレオン（ＰＲＥ！Ｏ
Ｎ）　Ｊと言う商標名でより広く知られている化合物の
ようなフッ素ベースのエツチング剤に比較的容易に侵さ
れる。塩素ベースのエツチング剤と異なり、このような
フッ素ベースのエツチング剤には、前記のハード・マス
ク層２２の材料も非常に侵され易い（侵食は比較的遅い
）。以下に説明するように、この特徴は、例えばこれら
の処理により得られる導体を強化したい（即ち、反射率
をできる限り小さくし、ヒロックをなくすこと等によっ
て）と言う考えにから生じるものであり、メタライゼー
ション層のパターンの処理のために考慮される。
第３図は写真製版法によって露光し、アセトン浴等によ
ってフォトレジスト層２４の所定部分を除去した後の構
造を示す断面図である。従来技術の場合と異なり、フォ
トレジスト層２４に対しては、ハード・マスク層２２を
エツチングするための前処理としてのみパターン形成が
なされる。適宜の組成物のハード・マスクを形成すれば
、フォトレジスト層２４の厚さを著しく減じることがで
きると言うことは明らかであり、フォトレジスト層２４
を薄くすることによっていくつかの改善効果が得られる
と言うことも前述の従来技術の説明より明らかである。
第４図は、適宜のエツチング剤を含む調整雰囲気を導入
することの効果を示す断面図である。図から明らかなよ
うに、パターン形成されたフ第１・レジスト層２４は所
定幅ｄの開口部を画定する。
エツチング剤（エツチングガス）が導入されると、フォ
トレジスト層２４の開口部の下側にあるハード・マスク
層２２の露出部分が侵食される。上述したように、ハー
ド・マスク層２２は、メタライゼーション層１４の最上
層のＴＩＷ被膜同様、フッ素ベースのエツチング剤によ
って侵食され、メタライゼーション層１４の上面には約
５００オングストローム以下の深さの凹部が形成される
。図から明らかなように、フォトレジスト層２４も連続
的にエッチ１ ２ ンガスに曝（露出）されることによってしだいに薄くな
る。
メタライゼーション層１４のＴＩＷ処理された最上層２
０の厚さは主導体層をなす中間層１８の厚さの数分の−
にしか過ぎない。この最上層１４が第４図に示すように
フッ素ベースのエツチング剤によっである程度まで侵食
された後、塩素ベースのエツチング剤を用いてメタライ
ゼーション層１４をエツチングし続け、アルミ・ベース
の主導体層を侵食する。即ち、塩素ベースのエツチング
剤によるエツチングは、アルミ−銅合金よりなる中間層
１８を通して続け、最終的に第５図に示すような構造を
得る。前述したように、ハード・マスク層２２の組成は
アルミ・ベース合金を容易に侵食する塩素ベースのエツ
チング剤に対して耐性を示すものが選択される。
第４図及び第５図に示すように、フォトレジスト層２４
はこの工程を通じて両方の種類のエツチングガスにより
縦続的に侵食される。フォトレジスト層２４は徐々に薄
くなり、第５図に示すように、メタライゼーション層１
４の中間層１８の所定部分の除去が完了した時点におい
て、最小の厚さになる。
これに引き続き再度フッ素ベースのエツチング剤を用い
てエツチングすることにより、ＴＩＷバリヤ層１６を除
去する。この後、図示のデバイスはエツチング雰囲気よ
り取り出し、洗浄して残留フォトレジストを除去し、ベ
ーキングにより乾燥させる。
エツチング後のハード・マスク層２２ば、第６図に示す
ように、その下層のメタライゼーション層のパターンの
パッシベーションのために残す。
本発明のプロセスは、大力、通常アルミに用いられるエ
ツチング剤に対して比較的強い耐性を有する誘電体のハ
ード・マスクを使用することに立脚している。前述の酸
化物材料は、実際には塩素ベースのエツチング剤に侵食
される。従って、比較的エツチングし難いと言う意味で
「耐エツチング性」と言う用語を用いてもよい。この耐
エツチング性とは、本発明でハード・マスクに用いる材
料を塩素ベースのエツチング剤によってエツチングする
と、従来のフォトレジスト層を同じ程３ ４ 度または同じ深さにエツチングする場合に比して著しく
長い時間を要すると言うことを意味する。
このエツチングに要する時間の差は約４倍のオーダーで
ある。即ち、アルミ・ベースのメタライゼーション層を
エツチングするのに好適な塩素ベースのエツチング剤を
用いて二酸化ケイ素またはオキシナイトライドをエツチ
ングすると、通常のフォトレジスト層を同じ程度エツチ
ングする場合に比して約４倍の（エツチングのための）
被曝時間を要する。
〔発明の効果〕
上記説明のような性質があるため、より薄いマスキング
層を用いることが可能であり、エツチング剤吸収性のフ
ォトレジストの容積を小さくすることができると共に、
従来より薄いフォトレジスト層を用いる結果、その仕様
々な改善効果を得ることができる。
本発明によれば、半導体材料の基板を有する形態の半導
体デバイス上に所定パターンのアルミ・ベース・メタラ
イゼーション層を形成するための改善された方法が得ら
れる。本発明により開示された技術を用いるならば、ν
ＬＳＩの部類に入るものを含め、多種多様な半導体層デ
バイスの動作に必要なメタライゼーション層において高
信頼度のパターン形成を行うことができ、且つ従来技術
における欠陥や腐食のリスクを大幅に回避することがで
きる。以上、本発明を特定実施例により説明してきたが
、本発明は何らこれに限定されるものではない。
【図面の簡単な説明】
第１図から第６図は本発明によるアルミ・メタライゼー
ションのパターン形成方法の工程図である。

Claims (5)

    【特許請求の範囲】
  1. （１）半導体基板上にアルミ系の第１層を形成し、前記
    第１層上に塩素系のエッチング剤に耐性のある第２層を
    形成し、前記第２層上にフォトレジスト層を形成し、前
    記フォトレジスト層を選択的に除去して前記第２層の所
    定領域を露出し、前記所定領域をエッチングして前記第
    １層の所定領域を露出し、前記第１層の所定領域を塩素
    系のエッチング剤でエッチングする工程を含むアルミ・
    メタライゼーションのパターン形成方法。
  2. （２）前記第２層は二酸化シリコンである請求項第１項
    記載の形成方法。
  3. （３）前記第２層はオキシナイトライドである請求項記
    載の形成方法。
  4. （４）前記第１層の厚さは約７０００Ａ、前記フォトレ
    ジストの厚さは５０００Ａ以下である請求項第１項記載
    の形成方法。
  5. （５）半導体基板上にアルミ系の第１層を形成し、前記
    第１層上にＴＩＷ層を形成し、前記ＴＩＷ層上に塩素系
    のエッチング剤に耐性のある第２層を形成し、前記第２
    層上にフォトレジスト層を形成し、前記フォトレジスト
    層を選択的に除去して前記第２層の所定領域を露出し、
    前記所定領域および前記ＴＩＷ層をフッソ系のエッツチ
    ング剤でエッチングして前記第１層の所定領域を露出し
    、前記第１層の所定領域を塩素系のエッチング剤でエッ
    チングする工程を含むアルミ・メタライゼーションのパ
    ターン
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