JPH031226A

JPH031226A - データ処理装置

Info

Publication number: JPH031226A
Application number: JP13521889A
Authority: JP
Inventors: Shunichi Iwata; 俊一岩田; Toru Shimizu; 徹清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-05-29
Filing date: 1989-05-29
Publication date: 1991-01-07
Anticipated expiration: 2011-12-25
Also published as: JP2566009B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ処理装置に係わり、特に任意長ビット
フィールド操作命令を実行することのできるデータ処理
装置に関する。

〔従来の技術〕

ＴＲ０Ｎ仕様の命令セットには、以下に示すような任意
長ビットフィールド操作命令と呼ばれる４種類の命令が
含まれている。

・ＢＶＳＣ）（：ビットフィールドの中から１もしくは
０をサーチする。

・ＢＶＭＡＰ：ビットフィールド間で論理演算を行う。

・ＢＶＣＰＹ　：ビットフィールド間の転送を行う。

・ＢＶＰＡＴ：ビットフィールドに対して、ビットパタ
ーンを繰り返し書き込む。

これらの命令は、ウィンドウ操作などのようなビットマ
ツプ処理を高速に行うことを目的とした命令であり、任
意のビットフィールドを指定できる。

本発明は、このような任意長ビットフィールド操作命令
を高速に実行するためになされたもので、特にＢＶＭＡ
Ｐ命令に対して最も有効に作用する。

したがって、ＢＶＭＡＰ命令の処理方法を例にして説明
を行う。

まず、ＢＶＭＡＰ命令の動作について第５図を用いて説
明する。操作の対象となるビットフィールドは、ベース
アドレス、ビットオフセット及びフィールド長によって
指定される。ＢＶＭＡＰ命令では、こうして指定された
ソース側のビットフィールドとデスティネ−ション側の
ビットフィールドとの間で各種論理演算を行い、その結
果をデスティネーション側のピントフィールドに書き込
む。

実際にＢＶＭＡＰ命令を実行する場合には、−度にビッ
トフィールド間の論理演算を行うことはできないので、
ビットフィールドをある処理単位に分割し、その処理単
位毎に繰り返し論理演算が実行される。例えば３２ビツ
トのデータを扱うデータ処理装置ならば３２ビツト（−
ワード）が処理単位となる。すなわち、デスティネーシ
ョン側のピントフィールドをワード整置されたデータに
分割し、分割されたデータ１つ１つに対して、１：ソー
ス側データの読み出し２：デスティネーション側データの読み出し３：論理演
算４：デスティネーション側への書き込みが繰り返し行わ
れる。このように、Ｂ　Ｖ　Ｍ　Ａ　Ｐ命令ではビット
フィールドの両端を除けば、同じ処理の繰り返しによっ
て実行される。

次に、ＢＶＭＡＰ命令における繰り返し処理にはどのよ
うな処理が必要であるかを説明する。第６図は、デステ
ィネーション側のビットフィールド中のワード整置され
たデータの１つであるり、。

に対する処理を説明したものである。Ｄ、、に対応する
ソース側のビットフィールドはＳ７と８□１にまたがっ
ている。Ｄ、、に対する処理は以下のようになる。

■：Ｓアを左にｒＸＪビット分だけ論理シフトする。＝
Ｓ゛７ただし、Ｓｌは前回の処理でメモリから読み出され、レ
ジスタに格納されている。

■：Ｓ６＋１をメモリから読み出す。

■：Ｓ１＋１を次回の処理のためにレジスタに退避して
おく。

■：８７．１を右にｒ３２−ＸＪビット分だけ論理シフ
トする。−３″ｎｏ１ ■＝Ｓ′１とＳ　’＋ｓｌ　との論理和をとることによ
ってＤ７に対応するソース側のビットフィールドを抽出
する。＝Ｔ。

■：Ｄｆｉをメモリから読み出す。

■＝Ｄ７とＴ７との間で論理演算を行う。＝＝　Ｄ　Ｉ
。

■：Ｄ′７を再びＤｆｉの位置に書き込む。

このように、ＢＶＭＡＰ命令の１回の繰り返し処理に８
つの処理が必要である。

それでは、ＢＶＭＡＰ命令の繰り返し処理を、従来のデ
ータ処理装置を用いて実現させる場合の処理シーケンス
を説明する。第７図は、従来のデータ処理装置における
データバス部のうち、ＢＶＭＡＰ命令の実行に必要な部
分のブロック図である。図において、（１）　、　（２
）　、　（３）　は３２ビツトのバスであり、それぞれ
Ｓ１バス（第１のバス）、Ｓ２バス（第２のバス）、Ｄ
バス（第３のバス）である。（１１）は３２ビツトのデ
ータを一度に算術／論理シフト及びローテートさせるこ
とができるバレルシフタであり、被シフトデータをＳ２
ハス（２）から取り込んで、シフト幅レジスタ（１２）
から送られる部分だけシフトを行い、結果をＤバス（３
）に出力する。シフト幅レジスタ（１２）はシフト幅デ
ータを格納するためのレジスタであり、Ｓｌバス（１）
から入力し、バレルシフタ（１工）へ出力する。（２１
）は算術論理演算回路（ＡＬＵ）であり、ＡＬＵレジス
タＡ（２２；第１のレジスタ）とＡＬＵレジスタＢ（２
３；第２のレジスタ）から送られてくるデータ間で加減
算及び論理演算を実行し、結果をＤバス（３）に出力す
る。ΔＬＵレジスタΔ（２２）はＳｌバス（１）から、
ＡＩ−ＵレジスタＢ　（２３）はＳ２バス（２）からデ
ータを入力するが、このとき、入力データは３３ビツト
に符号／ゼロ拡張される。また、ＡＬＵレジスタＡ　（
２２）とＡＬＵレジスタＢ　（２３）は、それぞれのレ
ジスタの内容をオールゼロにする機能も備えている。（
３１）はｎ個の３２ビツトレジスタで構成されるレジス
タファイルであり、それぞれのレジスタは、Ｄバス（３
）からの入力経路と８１バス（１）及びＳ２ハス（２）
への出力経路を備えている。（４１）はメモリデータレ
ジスタであり、図示しない外部メモリに書き込むデータ
や、外部メモリから読みだされたデータを格納するだめ
のレジスタである。（４２）はメモリデータをワード整
置するための整置回路であり、メモリをアクセスする際
には必ず整置回路（４２）を通して行われる。（５１）
はメモリアドレスレジスタであり、外部メモリをアクセ
スする際にアクセスすべきアドレスをセントする３２ビ
ツトレジスタである。このメモリアドレスレジスタ（５
１）は２つの３２ビツトレジスタで構成されており、２
種類のメモリアドレスを七ノ１〜しておくことができ、
アドレスはそれぞれＳ１ハス（１）から入力する。また
、このメモリアドレスレジスタ（５１）にはカウンタ機
能が付いており、１２．４のインクリメント及びデクリ
メントが可能である。

第４図は、第７図で示される機能ブロックを図示しない
制御部によって制御するために用いられるクロック信号
をあられしたものである。Ｐ　Ｉ−Ｉ　ＡＰＨＢ、ＰＨ
Ｃ，ＰＨＤは非重複の４和クロツクで、ＰＨＡからＰ　
ＨＡまでの期間を１サイクルとする。第７図で示される
各回路は、これらのクロックで制御される。Ｓ１バス（
１）及びＳ２バス（２）はＰ　ＨＡが「１」の期間に有
効となり、Ｄバス（３）はＰ　ＨＤが「１」の期間に有
効となる。また、ＡＬＵ（２１）、バレルシフタ（１１
）、メモリアドレスレジスタ（５１）のカウント機能は
ＰＨＢおよびＰ　ＨＣの期間に動作するようになってお
り、■サイクルで１回の演算を行うことができる。つま
り、Ｐ　ＨＡでデータをＳ１バス（１）　、Ｓ　２バス
（２）に出し、それを各演算回路が取り込み、ＰＨＢ及
びＰ　ＨＣで演算を行う。演算結果は、ＰＨＤでＤバス
（３）に出力し、それをレジスタが取り込む。また、メ
モリのアクセスについては、メモリがノーウェイトで動
作する場合には１サイクルで行われる。メモリへの凹き
込みやメモリからの読み出しは次のように行われる。メ
モリからの読み出しを指定すると、■サイクルで外部メ
モリからデータが読み出され、次のサイクルのＰＨＡに
はメモリデータレジスタ（４１）を介してＳｌバス（１
）もしくはＳ２バス（２）に供給することができる。メ
モリへ書き込む場合にはＰ　ＨＤで書き込みデータをメ
モリデータレジスタ（４１）に書き込んでおけば、次の
１サイクル中にメモリへの書き込みが行われる。

従来のデータ処理装置を用いたＢＶＭＡＰ命令の繰返し
処理をフローヂャートで示したものが第８図である。な
お、ソース側のアドレスとデスティネーション側のアド
レスは、それぞれメモリアドレスレジスタ１．２（５１
）にセットされており、ソース側データの読み出し後に
メモリアドレスレジスタ１　（５１）をインクリメント
し、デスティネーション側へのデータの書き込み後にメ
モリアドレスレジスタ２　（５１）をインクリメントす
るよう制御されている。また、ｒＸＪとｒ３２−ＸＪは
、繰り返し処理に入るまでに計算され、それぞれレジス
タＲ４（３１）とレジスタＲ５（３１）に格納されてい
るものとする。

第１サイクルで、Ｓ、、を左シフトするとともにＳ、、
。、をメモリから読み出す。すなわち、ｒＸＪ（レジス
タＲ４（３１））を８１ハス（１）を介してシフト幅レ
ジスタ（１２）に入力し、Ｓ、（レジスタＲ１（３１）
）を８２バス（２）を介してバレルシフタ（１１）に入
れて、左にｒＸＪビット分論理シフトさせる。

シフト結果（Ｓ’、、’）はＤバス（３）を介してレジ
スタＲ２（３１）に格納する。一方、メモリアドレスレ
ジスタ１　（５１）のアドレスでメモリから８１．１を
読み出す。

第２サイクルで、Ｓ　ｎ＋ＩをレジスタＲ１（３１）に
退避する。これはＳ７．１が次回の繰り返し処理でもう
一度使用されるためであり、メモリデータレジスタ（４
１）の値をＡＬＵ（２１）、Ｄバス（３）を通してレジ
スタＲ１（３１）に格納する。

第３サイクルで、Ｓ　ｎ＋１を右シフトする。すなわち
、ｒ３２−ＸＪ　　（レジスタＲ５（３１））を８１バ
ス（１）を介してシフト幅レジスタ（１２）に入れ、Ｓ
　、、＋　１（レジスタＲ１（３１））をＳ２バス（２
）を介してバレルシフタ（１１）に入れて、右にｒ３２
−ｘ」ヒツト分論理する。シフト結果（ｓ’、、＋）は
Ｄバス（３）を介してレジスタＲ３（３１）に格納する
。

第４サイクルで、３１１とＳ　’１１４１　との論理和
をとるとともに、Ｄ７をメモリから読み出す。すなわち
、Ｓ’　　　（レジスタＲ２（３１））　とｓ’、、、
（レジスタＲ３（３１））をそれぞれＳｌバス（１）、
Ｓ２バス（２）に出力し、Ａ　Ｌ　Ｕ　（２１）を用い
て論理和をとる。演算結果（Ｔ、’）はＤバス（３）を
介してレジスタＲ３（３１）に格納する。一方、メモリ
アドレスレジスタ２　（５１）の値を用いてＤ７を読み
出す。

第５サイクルで、ＤＩ、とＴ、１との間で論理演算を行
う。すなわち、Ｄｎ　（メモリデータレジスタ（４１）
）とＴ、（レジスタＲ３（３１））をそれぞれＳ１バス
（１）、Ｓ２バス（２）に出力し、Ａ　Ｌ　Ｕ　（２１
）を用いて論理演算を行う。演算結果（Ｄ’、）はＤバ
ス（３）を介してメモリデータレジスタ（４１）にセッ
トする。

第６サイクルで、Ｄ′１　（メモリデータレジスタ（４
１））が、メモリアドレスレジスタ２　（５１）のアド
レスでメモリに書き込まれる。

以上の処理で、ＢＶＭＡＰ命令の繰り返し処理の１回分
が終了する。このように、従来のデータ処理装置を用い
ると１回の繰り返し処理に６サイクル分の処理時間が必
要である。

ＢＶＭＡＰ命令を高速に実行するためには、１回の繰り
返し処理に要する時間を短縮することが最も有効である
。そのために、前回の繰り返し処理と次回の繰り返し処
理とをオーバーラツプさせながら処理をすすめていくこ
とにより、処理時間を短縮する方法が考えられる。ただ
し、オーバーラツプさせる場合には、それぞれの処理が
使用する演算回路が重ならないようにしなければならな
いが、ＢＶＭＡＲ命令の場合には、演算回路としてＡ　
Ｌ　Ｕ　（２１）とバレルシフタ（１１）が使われてお
り、Ａ　Ｌ　Ｕ　（２１）とバレルシフタ（１１）を平
行して使用できれば、１回の繰り返し処理に要するサイ
クル数を減らすことができる。ところが、従来のデータ
処理装置ではＡ　Ｌ　Ｕ　（２１）とバレルシフタ（１
１）の演算結果がどちらもＤバス（３）に出力されるた
め、Ａ　Ｌ　Ｕ　（２１）とバレルシフタ（１１）とを
同じサイクルで使用することができない。

また、ＢＶＭＡＰ命令の繰り返し処理に要するサイクル
数が短縮された場合には、メモリのアクセスも問題とな
る。ＢＶＭＡＰ命令の繰り返し処理には、■ソースの読
み出し、■デスティネーションの読み出し、■デスティ
ネーションへの書き込み、という３回のメモリアクセス
が行われるが、繰り返し処理のサイクル数短縮にともな
ってメモリアクセスは連続したサイクルで行う必要が生
じる。ところが、従来のデータ処理装置では、メモリか
らの読み出し後、連続したサイクルで書き込みを行うこ
とができない。すなわち、ｎサイクルで読み出しを、ｒ
ｒｒｌザイクルで書き込みを行おうとした場合、ｎサイ
クルのＰ　ＨＤでメモリデータレジスタ（４１）に書き
込まれるデータとｎサイクルで読み出されてきたデータ
とが衝突するためである。したがって、メモリアクセス
３回に対して、４サイクルが必要となる。

〔発明が解決しようとする課題〕

従来のデータ処理装置は以上のように構成されているの
で、ＡＬＵとバレルシフタを同一サイクルに使用するこ
とができず、また、メモリからの読み出し後、連続した
サイクルでメモリへの古き込みが行えないため、［３Ｖ
ＭＡＰ命令及びその他の命令に対して処理速度の高速化
を妨げるという問題点があった。

この発明は、以上のような問題点を解決するためになさ
れたもので、［３ＶＭＡＰ命令及びその他の命令を高速
に実行することを目的としている。

〔課題を解決するための手段〕

この発明に係るデータ処理装置は、シフタ（１１）のシ
フト結果をシフト方向に応じて別々に格納し、それぞれ
第１．第２のバス（１）　、　（２）への出力経路（Ｐ
ｉ）、　　（Ｐ２）を有するシフトデータレジスタ（１
３）　、　（１４）を備えるとともに、Ａ　Ｌ　Ｕ　（
２１）の演算結果を第２のレジスタ（２３）に戻す経路
（Ｐ３）と、メモリデータレジスタ（４１）からメモリ
への書き込みを整置回路（４２）を通さずに行う経路（
Ｐ４）と、メモリからの；売み出しデータを整置回路（
４２）から第１．第２のバス（１）　、　（２）へ出力
する経路（Ｐ５）、　　（Ｐ６）とを備えたものである
。

〔作用〕

この発明におけるデータ処理装置は、上記構成によりＡ
　Ｌ　Ｕ　（２１）とシフタ（１１）を同一サイクルで
使用することが可能となり、さらに、メモリからの読み
出し後連続したサイクルでメモリへの書き込みができる
ため、１３ＶＭＡＰ命令及びその他の命令の処理速度を
高速にすることができる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図は、実施例によるデータ処理装置のデータバス部
において、ＢＶＭＡＰ命令の実行に必要な部分のブロッ
ク図である。図において、（１）（２）、　（３）は３
２ビツトのハスであり、それぞれＳ１ハス（第１のバス
）、Ｓ２バス（第２のハス）。

Ｄバス（第３のハス）である。（１１）は３２ビツトの
データを一度に算術／論理シフト及びローテートさせる
ことができるバレルシフタである。（１２）はシフト幅
データを格納するためのシフト幅レジスタであり、デー
タを３１バス（１）から取り込み、バレルシフタ（１１
）に出力する８ビツトのレジスタである。（１３）　、
　（１４）はそれぞれシフトデータレジスタＡ、シフト
データレジスタＢでバレルシフタ（１１）で実行された
シフト結果を格納するための３２ピントレジスクである
。シフトデータレジスタＡ　（１３）には左方向のシフ
ト結果が入り、出力経路（Ｐｌ）を介してＳｌバス（１
）に出力することができる。一方、シフトデータレジス
タＢ　（１４）には右方向のシフト結果が入り、出力経
路（Ｐ２）を介してＳ２バス（２）に出力することがで
きる。

このバレルシフタ（１１）には、シフト動作に２種類の
モードがある。ひとつは、シフト方向がシフト幅データ
の符号に依存するモードであり、シフト幅データが正の
数の場合には左方向に、負の数の場合には右方向に、シ
フト幅データの絶対値骨だけシフトを行う。他方は、シ
フト方向がシフト幅データの符号に依存せず、シフト方
向を指定するモードである。この場合、シフト幅はシフ
ト幅データの下位５ビット分が示す値をシフト幅とする
。したがって、シフト幅データが負の値の場合のシフト
幅は、ｒ３２−１シフト幅データ１」となる。

（２１）は算術・論理演算回路（ＡＬＵ）であり、ＡＬ
ＵレジスタＡ（２２；第１のレジスタ）とＡＬＵレジス
タＢ　（２３；第２のレジスタ）から送られてくるデー
タ間で加減算及び論理演算を実行し、結果をＤバス（３
）もしくは経路（Ｐ３）を介してＡ　ｌ　ｔ、Ｊレジス
タＢ　（２３）に出力することができる。ＡＬＵレジス
タＡ　（２２）はＳ１バス（１）から、ＡＬＵレジスタ
Ｂ　（２３）はＳ２バス（２）からデータを入力するが
、このとき、入力データは３３ビツトに符号／ゼロ拡張
される。また、ＡＬＵレジスタＡ　（２２）とＡＬＵレ
ジスタＢ　（２３）は、それぞれのレジスタの内容をオ
ールゼロにする機能も備えている。（３１）はｎ個の３
２ビツトレジスタで構成されるレジスフファイルであり
、それぞれのレジスタは、Ｄバス（３）からの人力経路
と３１バス（１）及びＳ２ハ、Ｉｌｌ。

（２）への出力経路を備えている。（４１）はメモリデ
ータレジスタであり、外部メモリに書き込むデータや、
外部メモリから読みだされたデータを格納するためのレ
ジ２スタである。また、メモリデータレジスタ（４１）
には整置回路（４２）を介した外部データバスとの入出
力経路と、整置回路（４２）を通さない外部データバス
への出力経路（Ｐ４）とを備えている。（４２）はメモ
リデータをワード整置するための整置回路である。この
整置回路（４２）にはＳ１バス（１）及びＳ２バス（２
）に出力する経路（Ｐ５）。

（Ｐ６）を備えている。

通常のメモリアクセスは整置回路（４２）を通して行わ
れるが、ごの場合には読み出し後に書き込みを連続した
サイクルで行うことはできない。読み出しと雲き込みを
連続したサイクルで行う場合は、読み出されたデータを
整置回路（４２）から直接Ｓ１ハス（１）もくしはＳ２
ハス（２）に出力するとともに、…１サイクルでメモリ
データレジスタ（４１）にセットされた書き込みデータ
を整置回路（４２）を通さない経路（Ｐ４）を用いてメ
モリに書き込む。これらの制御は図示しない制御部によ
り行われる。

ただし、この場合には整置回路（４２）を通らないため
、書き込みデータはワード整置されたデータである必要
がある。

（５１）はメモリアドレスレジスタであり、外部メモリ
をアクセスする際にアクセスすべきアドレスをセントす
る３２ビツトレジスタである。このメモリアドレスレジ
スタ（５１）は２つの３２ビツトレジスクで構成されて
おり、２種類のメモリアドレスをセットしておくことが
でき、アドレスはそれぞれＳ１バス（１）から入力する
。また、このメモリアドレスレジスタ（５１）にはカウ
ンタ機能が付いており、ｌ、２．４のインクリメント及
びデクリメントが可能である。

第２図は、本実施例のデータ処理装置を用いてＢＶＭＡ
Ｐ命令の繰り返し処理を行ったときの処理シーケンスを
示したフローチャートである。

第３図は、本実施例のデータ処理装置を用いてＢＶＭＡ
Ｐ命令の繰り返し処理をオーハーラソブさせながら実行
したときの処理シーケンスを示したフローチャートであ
る。

第４図は、第１図で示されるｎＫブロックを図示しない
制御部によって制御するために用いられるクロック信号
をあられしたものである。Ｐ　Ｉ−Ｉ　Ａ　。

ＰＨＢ、ＰＨＣ，ＰＨＤは非重複の４相クロツクで、Ｐ
　ＨＡからＰＨＡまでの期間を１サイクルとする。第１
図で示される各回路は、これらのクロックで制御される
。Ｓｌハス（１）及びＳ２バス（２）はＰＨＡがｒｌＪ
の期間に有効となり、Ｄバス（３）はＰ　）（Ｄが「１
」の期間に有効となる。また、Ａ　Ｌ　［Ｊ　（２１）
　、ハレルンフタ（１１）、　メモリアドレスレジスタ
（５１）のカウント機能はＰ　ＨＢ及びＰ　）Ｉ　Ｃの
期間に動作するようになっており、ｌサイクルで１回の
演算を行うことができる。つまり、Ｐ　）［Ａでデータ
をＳｌハス（１）、Ｓ２ハ゛ス（２）に出し、それを各
演算回路が取り込み、ＰＨＢ及びＰ　ＩＩ　Ｃで演算を
行う。演算結果はＰ　ＨＤでＤハス（３）に出力し、そ
れをレジスタが取り込む。また、メモリのアクセスにつ
いては、メモリがノーウェイトで動作する場合にはｌサ
イクルで行われる。通常のメモリへの書き込みやメモリ
からの読み出しは整置回路（４２）を介して次のように
行われる。メモリからの読み出しを指定すると、ｌサイ
クルで外部メモリからデータが読み出され、次のサイク
ルのＰ　ｌ−Ｉ　Ａにはメモリデータレジスタ（４１）
を介してＳｌハス（１）もしくはＳ２ハス（２）に供給
することができる。メモリへ書き込む場合にはＰ　ＩＩ
　Ｄで書き込みデータをメモリデータレジスタ（４１）
にδき込んでおけば、次のｌＩす・イクル中にメモリへ
の書き込みが行われる。ただし、読み出し後に連続した
サイクルで書き込みを行う場合には異なる動作をする。

ｎサイクル中に読み出されたデータは、０士１ザイクル
のＰ　ＨＡでメモリデータレジスタ（４１）にセットさ
れることなく、直接整置回路（４２）から３１バスもし
くはＳ２バスに出力される。

方、ｎサイクルのＰ　ＨＤでメモリデータレジスタ（４
１）にセントされた書き込みデータは、０月サイクル中
に整置回路（４２）を通さない経路（Ｐ、４）を用いて
メモリに四き込まれる。

次に、本実施例のデータ処理装置の動作について説明す
る。

従来の技術で述べた［３ＶＭＡＰ命令の繰り返し処理に
対して、本実施例のデータ処理装置を用いると、どのよ
う２な処理シーケンスとなるかを第２図のフローチャー
トを用いて説明する。

なお、ソース側のアドレスとデスティネーション側のア
ドレスは、それぞれメモリアドレスレジスタ１．２（５
１）にセットされており、ソース側データの読み出し後
にメモリアドレスレジスタｌ（５１）をインクリメント
し、デスティネーション側へのデータの書き込み後にメ
モリアドレスレジスタ２　（５１）をインクリメントす
るよう制御されている。また、ｒ−（３２−Ｘ）　Ｊが
繰り返し処理に入るまでに計算され、シフト幅レジスタ
（１２）に格納されているものとする。

第１サイクルで、Ｓｎを左シフトするとともにＳ、、。

１をメモリから読み出す。すなわち、Ｓ、（レジスタＲ
１（３１））を８２バス（２）を介してバレルシフタ（
１１）に入力し、左にｒＸＪビット分論理シフトする。

このとき、バレルシフタ（１１）はシフト方向がシフト
幅データの符号に依存しないモードにして、左方向への
シフトを指定する。そうすることによりｒ−（３２−Ｘ
）　Ｊは負の値のため、シフト幅がｒ３２−１シフト幅
データｌ　＝３２１３２−Ｘ　ｌ　−Ｘ」となる。シフ
ト結果（Ｓ’、、）はＤハス（３）に出力せずにシフト
データレジスタＡ　（１３）に格納する。一方、Ｓ　ｆ
ｉ＋−１はメモリアドレスレジスタＩ（５１）の値を用
いてメモリから読み出される。

第２サイクルで、Ｓｎや、を右シフトすると同時にレジ
スタＲ１（３１）に退避しておく。すなわち、Ｓ　、１
．、　（メモリデータレジスタ（４１）　）を８２バス
（２）を介してバレルシフタ（１１）に入力し、右にｒ
３２−ＸＪビット分論理シフトする。このとき、バレル
シフタ（１１）はシフト幅データの符号に依存するモー
ドにする。すると、ｒ−（３２−χ）」は負の値のため
シフト方向は右となり、シフト幅は「３２〜×」ビット
となる。シフト結果は、Ｄバス（３）に出力せずにシフ
トデータレジスタＢ　（１４）に格納する。また、ＳＨ
Ｉ　　（メモリデータレジスタ（４１））は、ＡＬＵ（
２１）、　　Ｄバス（３）を通してレジスタＲ１（３１
）に退避しておく。

第３サイクルで、Ｓ＋１とＳ　’　６　＋　１　との論
理和をとり、また、Ｄ７をメモリから読み出しておく。

すなわち、Ｓ′７　（シフトデータレジスタＡ（１３）
）とＳ”いや、（シフトデータレジスタＢ　（１４））
をそれぞれＳ１バス（１）、Ｓ２バス（２）に出力し、
Ａ　Ｉ−Ｕ（２１）で論理和をとる。演算結果（Ｔｆｉ
）はＤバス（３）に出力せずに、ＡＬＵレジスタＢ　（
２３）に戻しておく。一方、Ｄｆｉはメモリアドレスレ
ジスタ２（５１）のアドレスでメモリから読み出される
。

第４サイクルで、ＤｆｉとＴ、ｌとの間で論理演算を行
う。すなわち、Ｄ、、（メモリデータレジスタ（４１）
）を３１バス（１）を介してＡＬＵレジスタＡ（２２）
に入力する。ＡＬＵレジスタＢ　（２３）には既に第３
サイクルでＴ。がセットされている。ＡＬＵ（２１）で
論理演算を行い、その結果（Ｄ’、、）をＤバス（３）
を介してメモリデータレジスタ（４１）にセットする。

第５サイクルで、Ｄ　Ｉ、をメモリアドレスレジスタ２
　（５１）のアドレスでメモリに書き込む。

以上でり、に対する処理は終了である。このように、Ｂ
ＶＭＡＰ命令の繰り返し処理１回分には従来技術より１
サイクル少ない５サイクル分の処理が必要であるが、本
実施例のデータ処理装置では、第１サイクルと１回前の
第４サイクルの処理、第２サイクルと１回前の第５サイ
クルの処理をそれぞれオーバーランプさせながら処理で
きるようにすることにより、３サイクル毎に実行するこ
とが可能である。

次に、ＢＶＭＡＰ命令の繰り返し処理をオーバーランプ
させながら実行した場合の処理方法について第３図のフ
ローチャートを用いて説明する。

まず、第１サイクルと１回前の第４サイクルとを並列に
処理する。つまり、Ｓ７の左シフト及びＳ７や１のメモ
リからの読み出しと、Ｄｎ−１とＴ＋＋−１との論理和
を同時に行う。Ｓ、、の左シフ１−でソフト結果をシフ
トデータレジスタＡ　（１３）に格納することによって
、Ｄバス（３）をＤａ−＋　とＴ９−９との論理演算結
果（Ｄ’、、）のメモリデータレジスタ（４１）への格
納に使用できる。また、Ｔ　ｎ−１をＡＬＵレジスタＢ
　（２３）に戻しておくことにより、Ｓ２バス（２）を
Ｓ、、のバレルシフタ（１１）への入力に使用できるよ
うになっている。このようにして、第１サイクルと第４
サイクルとの並列処理を可１１とにしている。

次に、第２サイクルと１回前の第５サイクルを並列に処
理する。つまり、Ｓ７゜、の退避及び右シフトと、Ｄ’
ｎ−１のメモリへの書き込みが同時に行われる。このサ
イクルで用いられるＳ、、。、は、整置回路（４２）か
ら直接Ｓ１ハス（１）に出力され、前サイクルでメモリ
データレジスタ（４１）にセットされたＤ　’ｎ−１は
、整置回路（４２）を通らない経路を用いてメモリに書
き込みが行われるため、読み出しデータと書き込みデー
タが衝突することなく読み出しと書き込みを連続したサ
イクルで行われる。

最後は、第３サイクルの処理のみが行われる。

以上の処理を繰り返すことによって、Ｂ　ＶＭＡＰ命令
における繰り返し処理をオーバーラツプしながら実行さ
せることができる。

なお、ここではＢＶＭＡＰ命令の処理を例にして本発明
の詳細な説明したが、本発明によるデータ処理装置は、
Ａ　Ｌ　Ｕ　（２１）とバレルシフタ（１１）とを平行
して使用したり、読み出しと書き込みを連続したサイク
ルで行うことができるため、このような機能を使用すれ
ば他の命令の処理の高速化に対しても有効である。

〔発明の効果〕

以上のように、この発明によれば、シフタのシフト結果
をシフト方向に応じて別々に格納し、それぞれ第１．第
２のバスへの出力経路を有するシフトデータレジスタを
備えるとともに、Ａ　Ｌ　Ｕの演算結果を第２のレジス
タに戻す経路と、メモリデータレジスタからメモリへの
書き込みを整置回路を通さずに行う経路と、メモリから
の読み出しデータを整置回路から第１．第２のハスへ出
力する経路とを備えたことにより、Ａ　Ｌ　Ｕとシフタ
を同一サイクルで実行することが可能となり、また、メ
モリからの読み出し後の連続したサイクルでメモリへの
書き込みを行うことができるようになるため、ＢＶＭＡ
Ｒ命令及びその他の命令の処理速度を高速に実行するデ
ータ処理装置を実現できる。

【図面の簡単な説明】

第１図は、本発明のデータ処理装置におけるデータバス
部のうち、ＢＶＭＡＰ命令の実行に必要な部分の一実施
例を示すブロック図、第２図は、実施例のデータ処理装
置を用いて［３ＶＭＡＰ命令の繰り返し処理を行う場合
の処理シーケンスを示したフローチャート、第３図は、
実施例のデータ処理装置を用いてＢＶＭＡＰ命令の繰り
返し処理をオーバーラツプさせながら行う場合の処理シ
ーケンスを示したフローチャート、第４図は、データ処
理装置における内部クロックを示した図、第５図はＢＶ
ＭＡＲ命令の動作を示した図、第６図はＢＶＭＡＰ命令
の繰り返し処理に必要な処理を示した図、第７図は従来
のデータ処理装置におけるデータバス部のうち、ＢＶＭ
ＡＰ命令の実行に必要な部分のブロック図、第８図は従
来のデータ処理装置を用いてＢＶＭＡＰ命令の繰り返し
処理を行う場合の処理シーケンスを示したフローチャー
トである。図において、（１）はＳ１ハスく第１のバス）、（２）
はＳ２バス（第２のハス）　、（３）はＤバス（第３の
ハス）　、（１１）はバレルシフタ、（１２）はシフト
幅レジスタ、（１３）はシフトデータレジスタＡ、（１
４）はシフトデータレジスタＢ、（２１）は算術論理演
算回路（Ａ　Ｌ　Ｕ）　、（２２）はＡＬＵレジスタＡ
（第１のレジスタ）　、（２３）はＡＬＵレジスタＢ（
第２のレジスタ）　、（３１）はレジスフファイル、（
４１）はメモリデータレジスタ、（４２）は整置回路、
（５１）はメモリアｊ−ルスレジスタ、（Ｐ　ｌ）〜（
Ｐ６）は経路である。なお、図中、同一符号は同一、または相当部分を示す。代理人　　大君　増ｊｉｔ（ほか２名）第２図第３図莞６図纂Ｓ図

Claims

【特許請求の範囲】第１のバスと、第２のバスと、第３のバスと、シフト幅
を示すデータを格納するシフト幅レジスタと、被シフト
データを前記第１のバスもしくは第２のバスから取り込
み、前記シフト幅レジスタのデータを用いて被シフトデ
ータに対してシフト動作を行い、シフト結果を前記第３
のバスに出力するシフタと、前記第１，第２のバスから
第１，第２のレジスタを介して送られてくるデータ間で
算術論理演算を行い、その結果を前記第３のバスに出力
する算術論理演算回路と、前記第３のバスからの入力経
路と前記第１，第２のバスへの出力経路を有し、メモリ
に書き込むデータやメモリから読み出されたデータを格
納するメモリデータレジスタと、このメモリデータレジ
スタとメモリ間にあってメモリデータを整置する整置回
路とを備え、任意長ビットフィールド操作命令を実行す
るデータ処理装置において、前記シフタのシフト結果をシフト方向に応じて別々に格
納し、それぞれ前記第１，第２のバスへの出力経路を有
するシフトデータレジスタを備えるとともに、前記算術
論理演算回路の演算結果を前記第２のレジスタに戻す経
路と、前記メモリデータレジスタからメモリへの書き込
みを整置回路を通さずに行う経路と、メモリからの読み
出しデータを前記整置回路から第１，第２のバスへ出力
する経路とを備えたことを特徴とするデータ処理装置。