JP3278441B2 - ベクトル処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は科学技術計算用の高速計
算機のベクトル処理装置に関し、特にベクトル計算機と
称するパイプライン並列動作を基本とする計算機のベク
トル処理装置に関する。

【０００２】

【従来の技術】例えば場の物理量を計算するプログラム
の中には、 ＤＯ１０Ｉ＝１，ＬＥＮ Ａ（Ｐ（Ｉ））＝Ａ（Ｐ（Ｉ））＋Ｂ（Ｉ） １０ＣＯＮＴＩＮＵＥ のような間接アドレスベクトル量に対する演算が頻繁に
あらわれる。

【０００３】従来のベクトル処理装置では、この計算を
処理する場合、間接指標ベクトルであるＰ（Ｉ）の内容
によって異なる処理法が用いられる。

【０００４】第１の処理法は、Ｐ（Ｉ）中に重複して同
じ値が出現しない場合に用いられる方法である。この場
合、ベクトル処理が可能であり、Ｐ（Ｉ）及びＢ（Ｉ）
は連続ベクトルアクセス命令を用いてロードし、Ａ（Ｐ
（Ｉ））はリストベクトル参照命令を用いてロードされ
る。レジスタ間ベクトル演算を行なった後に、Ａ（Ｐ
（Ｉ））をリストベクトルストア命令を用いて結果を主
記憶に格納する。

【０００５】第２の処理法は、Ｐ（Ｉ）中に重複して同
じ値が出現する場合に用いられる方法である。この場
合、Ａ（Ｐ（Ｉ））の定義／引用に依存関係があるため
にベクトル演算を行なうことはできず、スカラ命令を用
いて逐次処理が行なわれる。Ｐ（Ｉ）中に重複して同じ
値があらわれるかどうかはプログラムの実行時に定まる
場合があるため、上記のループをベクトル処理するかど
うかは、コンパイル時点でのユーザ指示に基づいて静的
にベクトル処理もしくはスカラ処理のオブジェクトコー
ドをコンパイラが生成する。もしくは、スカラ処理とベ
クトル処理の両方のオブジェクトコードを用意しておい
て、プログラムの実行時に動的にＰ（Ｉ）中の重複の有
無を判定して、スカラもしくはベクトル処理を選択して
実行するオブジェクトコードをコンパイラが生成する手
法等が用いられている。

【０００６】

【発明が解決しようとする課題】上述した従来のベクト
ル処理装置は以下の問題点を持っている。即ち、Ａ（Ｐ
（Ｉ））の定義／引用に依存関係がある場合、スカラ演
算で処理され、ベクトル処理と比べて性能向上の妨げに
なっている。

【０００７】本発明の目的は、定義／引用に依存関係が
ある場合に対してベクトル処理する手段を有するベクト
ル処理装置を提供することである。

【０００８】

【課題を解決するための手段】本第１の発明のベクトル
処理装置は、少なくとも１つのベクトル演算器と、複数
のベクトルレジスタと、主記憶装置と、前記ベクトル演
算器と前記ベクトルレジスタと前記主記憶装置間でのデ
ータ転送を行なうためのネットワークとから構成される
ベクトル処理装置において、第１のベクトルレジスタに
０から始まる数列をベクトルロード命令によってロード
した後に前記第１のベクトルレジスタの内容をリストベ
クトルストア命令によってインデックス配列の要素のう
ちの間接指標ベクトルデータの各要素の値に対応する要
素にストアし且つ該ストア後の前記インデックス配列の
要素のうちの前記間接指標ベクトルデータの各要素の値
に対応する要素の内容をリストベクトルロード命令によ
って前記第１のベクトルレジスタにロードすることによ
り前記第１のベクトルレジスタ上にインデックスベクト
ルを生成する構成と、演算対象のベクトルデータの要素
のうちの前記間接指標ベクトルデータの各要素の値に対
応する要素の内容をリストベクトルロード命令によって
第２のベクトルレジスタにロードする構成を有し、且
つ、前記第２のベクトルレジスタからのベクトル要素読
みだし順序を前記第１のベクトルレジスタの内容によっ
て指定する第１の指定手段と、前記第２のベクトルレジ
スタへのベクトル要素書き込み順序を前記第１のベクト
ルレジスタの内容によって指定する第２の指定手段とを
備えている。

【０００９】本第２の発明のベクトル処理装置は、少な
くとも１つのベクトル演算器と、複数のベクトルレジス
タと、主記憶装置と、前記ベクトル演算器と前記ベクト
ルレジスタと前記主記憶装置間でのデータ転送を行なう
ためのネットワークとから構成されるベクトル処理装置
において、第１のベクトルレジスタに０から始まる数列
をベクトルロード命令によってロードした後に前記第１
のベクトルレジスタの内容をリストベクトルストア命令
によってインデックス配列の要素のうちの間接指標ベク
トルデータの各要素の値に対応する要素にストアし且つ
該ストア後の前記インデックス配列の要素のうちの前記
間接指標ベクトルデータの各要素の値に対応する要素の
内容をリストベクトルロード命令によって前記第１のベ
クトルレジスタにロードすることにより前記第１のベク
トルレジスタ上にインデックスベクトルを生成する構成
と、演算対象のベクトルデータの要素のうちの前記間接
指標ベクトルデータの各要素の値に対応する要素の内容
をリストベクトルロード命令によって第２のベクトルレ
ジスタにロードする構成を有し、且つ、前記第２のベク
トルレジスタからのベクトル要素読みだし順序を前記第
１のベクトルレジスタの内容によって指定する第１の指
定手段と、前記第２のベクトルレジスタへのベクトル要
素書き込み順序を前記第１のベクトルレジスタの内容に
よって指定する第２の指定手段と、この第２の指定手段
により書き込み中の前記第２のベクトルレジスタを引き
続き読出すために、読出しベクトル要素に対する書き込
みが完了しているかを判定する判定手段と、この判定手
段により書き込み未了と判定された場合に後続するベク
トル要素の読出しを待たせる読出待機手段とを備えてい
る。

【００１０】本第３の発明のベクトル処理装置は、少な
くとも１つのベクトル演算器と、複数のベクトルレジス
タと、主記憶装置と、前記ベクトル演算器と前記ベクト
ルレジスタと前記主記憶装置間でのデータ転送を行なう
ためのネットワークとから構成されるベクトル処理装置
において、第１のベクトルレジスタに０から始まる数列
をベクトルロード命令によってロードした後に前記第１
のベクトルレジスタの内容をリストベクトルストア命令
によってインデックス配列の要素のうちの間接指標ベク
トルデータの各要素の値に対応する要素にストアし且つ
該ストア後の前記インデックス配列の要素のうちの前記
間接指標ベクトルデータの各要素の値に対応する要素の
内容をリストベクトルロード命令によって前記第１のベ
クトルレジスタにロードすることにより前記第１のベク
トルレジスタ上にインデックスベクトルを生成する構成
と、演算対象のベクトルデータの要素のうちの前記間接
指標ベクトルデータの各要素の値に対応する要素の内容
をリストベクトルロード命令によって第２のベクトルレ
ジスタにロードする構成を有し、且つ、前記第２のベク
トルレジスタからのベクトル要素読みだし順序を前記第
１のベクトルレジスタの内容によって指定する第１の指
定手段と、前記第２のベクトルレジスタへのベクトル要
素書き込み順序を前記第１のベクトルレジスタの内容に
よって指定する第２の指定手段と、ベクトル演算結果を
前記第２の指定手段により書き込み中の前記第２のベク
トルレジスタを引き続き読出すために、読出しベクトル
要素に対する書込みが完了しているかを判定する判定手
段と、この判定手段により書込み未了と判定された場合
に後続するベクトル要素の読出しを前記ベクトル演算器
の出力をバイパスして行なう読出手段とを備えている。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１２】図１は本第１の発明の一実施例を示すブロ
ック図である。

【００１３】図１において、本実施例は、従来の技術の
項で示した、場の物理量を計算するプログラム中のＡ
（Ｐ（Ｉ））中に依存関係を発生させるＰ（Ｉ）＝Ｐ
（Ｊ）の関係が｜Ｉ−Ｊ｜≦Ｎに存在しない場合にベク
トル化を可能とする（ここで、ベクトルレジスタから１
個ベクトル要素データを読み出して加算演算を行ない、
さらに結果をベクトルレジスタに書き込むまでに要する
ターンアラウンドタイムをＭクロックとした場合、Ｎは
Ｍクロック中にベクトルレジスタから読み出されて演算
器に送り込まれる最大ベクトル要素数である）ベクトル
処理装置である。以下、Ｎ＝Ｍ＝７の場合を例として説
明する。

【００１４】図１において、本実施例のベクトル処理装
置は、任意の入力ポート，出力ポート間を接続するクロ
スバスイッチ１と、ベクトルレジスタ（ＶＲ０〜ＶＲ
４）２〜６と、ベクトルレジスタ（ＶＲ０）２上での間
接参照を行うためのレジスタ読み／書き制御回路７と、
ベクトル演算を行うベクトル演算器８，９とを有して構
成している。

【００１５】図２は図１に示す本実施例におけるレジス
タ読み／書き制御回路のブロック図である。

【００１６】図２において、本第１の発明の一実施例に
おけるレジスタ読み／書き制御回路７は順アドレス生成
回路３１と、処理要素の有無を示す信号保持レジスタ２
５，２７，２９と、ベクトルレジスタ間接参照を行なう
ためのレジスタ要素番号を保持するベクトル要素番号保
持レジスタ２６，２８，３０とを有して構成し、信号３
３は図１における信号１７に対応し、信号３２は信号３
３の供給に同期して与えられる起動信号であり（処理す
るベクトル要素の個数回起動信号は与えられる）、信号
３４と信号３５は図１における信号２２に対応し、信号
３６と信号３７は図１における信号２３に対応し、信号
３８と信号３９は図１における信号２４に対応する。

【００１７】図３は図２中の順アドレス生成回路のブロ
ック図である。

【００１８】図３において、順アドレス生成回路３１
は、レジスタ４０，４３と、加算器４１と、切り替え回
路４２とを有して構成し、信号４４は図２における信号
３４に対応し、信号４５は図２における信号３６に対応
し、信号４６は図２における信号３７に対応し、信号４
７，４８は順アドレス生成回路３１における内部接続信
号である。

【００１９】図４は図３中の切り替え回路のブロック図
である。

【００２０】図４において、切り替え回路４２はインバ
ータ４９と、ＡＮＤ回路５０，５１と、ＯＲ回路５２と
を有して構成し、信号５３は図３における信号４６に対
応し、信号５４は図３における信号４７に対応し、信号
５６は図３における信号４８に対応する。

【００２１】図５はＦＯＲＴＲＡＮを用いて記述した場
の物理量を計算するソースプログラム例の総和演算を示
す図である。

【００２２】図６は図５で示されるプログラムに対して
コンパイラが生成するベクトル実行オブジェクトプログ
ラムの要約を示した図である。

【００２３】図６において、プログラムステップ６が本
実施例によるベクトル処理演算であり、ステップ１〜５
と７は既存のベクトル処理装置の機能を用いた処理であ
る。

【００２４】図６におけるＬＥＮは図５におけるＬＥＮ
と等しく、ＤＯループを繰り返す回数を指定している。
図６におけるＭＡＸＶＬはハードウェアが備えるベクト
ルレジスタの長さの最大値、ＶＬは図６のベクトルルー
ププログラムを実行する際に各ループで実際に用いられ
るベクトル長を表している。ＶＬはプログラムのループ
の繰り返しに従って、ＭＡＸＶＬ、もしくはＬＥＮをＭ
ＡＸＶＬで割った余りの数のいずれかの値となる。

【００２５】図７は図６のプログラム例を実行する際の
データの一例を示す図である。

【００２６】図８は図６のプログラム例に図７のデータ
を用いてＶＬ＝１１とした場合のプログラムを示す図で
ある。

【００２７】次に、本実施例の実行動作を図１〜図４，
図８を用いて説明する。

【００２８】ステップ１ではレジスタインデックス生成
の種となるデータをベクトルレジスタ（ＶＲ０）２に設
定している。この初期データ｛０，１，２，３，ＶＬ−
１｝は配列Ｐ（Ｉ）中に重複して同一データが出現しな
い場合を表しており、メモリ中に格納しておいた０から
始まる数列をベクトルロードすることでベクトルレジス
タ（ＶＲ０）２に設定する。ステップ２ではベクトルレ
ジスタ（ＶＲ０）２に格納されているデータをＩＤＸ
（Ｐ（Ｉ））に格納する（リストベクトルストア）こと
を示している。

【００２９】ＩＤＸ配列はコンパイラにより用意された
作業用配列であり、リストストアすることでＰ（Ｉ）中
に重複して出現する数値５，７，１５に対応するＩＤＸ
（５），ＩＤＸ（７），ＩＤＸ（１５）には重複データ
が最後に出現した位置を示す７、９、１５の数値が最終
値として残ることになる。従ってステップ３で再びＩＤ
Ｘ（Ｐ（Ｉ））をベクトルレジスタ（ＶＲ０）２にロー
ドすると目的とするレジスタインデックスを得ることが
可能である。

【００３０】初期データ｛０，１，２，３，４，５，
６，７，８，９，１０｝に対してステップ３を完了した
時点で得られた（７’，９’，２，３，４，５，１
０’，７，８，９，１０｝は、Ｐ（Ｉ）中の重複データ
に対するインデックスを同一ベクトルレジスタ要素番号
を示すように修正がうまく行なえることを示している
（“’”を施した部分がＰ（Ｉ）中で重複するために変
更されたインデックス要素）。

【００３１】ステップ４と５はリスト総和演算を行なう
ために配列Ａと配列Ｂをロードすることを示している。
ステップ５は本第１の発明の本実施例によるベクトル処
理ステップであり、ベクトルレジスタ（ＶＲ１）３中の
Ａのベクトルに対してベクトルレジスタ（ＶＲ０）２中
のレジスタインデックスを用いてベクトルレジスタ（Ｖ
Ｒ２）４中のＢのベクトルと加算を行なう。

【００３２】図１においてベクトルレジスタ（ＶＲ０）
２中のインデックスベクトルは信号１７によりレジスタ
読み／書き制御回路７に伝えられる。レジスタ読み／書
き制御回路７は、ベクトルレジスタ（ＶＲ１）３に対す
るベクトル要素読みだしアドレス信号２２を用いてイン
デックスベクトルで指示されたＡベクトルの要素を読み
だし、またベクトルレジスタ（ＶＲ２）４に対してはベ
クトル要素読みだしアドレス信号２３を用いてＢベクト
ルを先頭から読みだす。さらに、ベクトルレジスタ（Ｖ
Ｒ１）３に対するベクトル要素書き込みアドレス信号２
４を用いて演算結果を書き込む。

【００３３】図２に示しているように、信号３２で与え
られる起動信号と信号３３で得られたベクトルレジスタ
（ＶＲ０）２（インデックスベクトル）を信号３４と３
５としてベクトルレジスタ（ＶＲ１）３（Ａベクトル）
の読みだしに用いる。ベクトルレジスタ（ＶＲ２）４の
読みだしには、起動信号３２を用いた順アドレス生成回
路３１（インクリメントカウンタ）の出力である信号３
６と３７を用いている。ベクトルレジスタ（ＶＲ１）３
に対する書き込みは演算結果を得るまでの遅延を伴うた
め、必要となる遅延時間（Ｎクロック）を信号保持レジ
スタ２７とベクトル要素番号信号レジスタ２８を複数段
重ねて持ち回った信号３８と３９を用いることで実現し
ている。

【００３４】以上、本第１の発明の一実施例を図を用い
て説明し、本第１の発明がＡ（Ｐ（Ｉ））中に依存関係
を発生させるＰ（Ｉ）＝Ｐ（Ｊ）の関係が｜Ｉ−Ｊ｜≦
Ｎに存在しない場合にベクトル処理可能であることを示
した。

【００３５】次に、本第２の発明のＡ（Ｐ（Ｉ））の定
義／引用の参照関係に何らの限定を加えることなくベク
トル化を可能とするベクトル処理装置の一実施例を図を
用いて説明する。

【００３６】図９は本第２の発明によるベクトル処理装
置の一実施例を示すブロック図である。

【００３７】図９において、本実施例は任意の入力ポー
トと出力ポート間を接続するクロスバスイッチ５７と、
ベクトルレジスタ（ＶＲ０〜ＶＲ２）５８〜６０と、ベ
クトルレジスタ（ＶＲ０〜ＶＲ２）５８〜６０上での間
接参照を行なうためのレジスタ読み／書き制御回路６１
と、ベクトル演算器６２とを有して構成している。

【００３８】図１０は図９におけるレジスタ読み／書き
制御回路６１のブロック図である。

【００３９】図１０において、レジスタ読み／書き制御
回路６１は順アドレス生成回路７４と、ＯＲ回路７５
と、切り替え回路７６，７７と、起動信号を保持するレ
ジスタ７８と、レジスタインデックスを保持するレジス
タ７９と、ＡＮＤ回路８０と、インバータ８１と、起動
信号を保持する起動信号保持レジスタ８２，８４，８６
と、レジスタインデックスを保持するベクトル要素番号
保持レジスタ８３，８５，８７と、一致比較器８８と、
ＯＲ回路８９と、順アドレス生成回路９０とを有して構
成し、信号９２と９３は図９における信号７０のベクト
ルレジスタ（ＶＲ０）５８の読みだしアドレス指定信号
に対応し、信号９４と９５は図９における信号６７のベ
クトルレジスタ（ＶＲ０）５８の読みだしデータ６７
（起動信号を含む）に対応し、信号９６は処理全体を起
動する信号、信号９７と９８は内部信号、信号９９と１
００は図９のベクトルレジスタ（ＶＲ１）５９の読みだ
しアドレス信号７１に対応し、信号１０１と１０２は図
９におけるベクトルレジスタ（ＶＲ２）６０の読みだし
アドレス信号７３に対応し、信号１０３と１０４は図９
のベクトルレジスタ（ＶＲ１）５９の書き込みアドレス
信号７２に対応する。

【００４０】図１１は図１０における比較器のブロック
図である。

【００４１】図１１において、比較器８８はＸＯＲ回路
１０７と、インバータ１０８と、ＡＮＤ回路１０９とを
有し、信号１１０は図１０における信号９８に対応し、
信号１１１は図１０における起動信号保持レジスタ８２
もしくは８４からの信号入力に対応し、信号１１２は図
１０におけるベクトル要素番号保持レジスタ８３もしく
は８５からの信号入力に対応する。

【００４２】本第２の発明の実施例における基本動作
は、先に図５〜図８のプログラム例と図１〜図４のブロ
ック図を用いて説明した本第１の発明の一実施例と同様
であるが、本第２の発明の実施例は、Ａ（Ｐ（Ｉ））の
定義／引用の参照関係に何らの限定を加えることなくベ
クトル化を可能とする。すなわちＡ（Ｐ（Ｉ））中に依
存関係を発生させるＰ（Ｉ）＝Ｐ（Ｊ）の関係が｜Ｉ−
Ｊ｜≦Ｎに存在する場合にもベクトル処理可能である。

【００４３】このことを、図８〜図１１を用い、ＶＲ１
（ＶＲ０［０：１０］）＝ＶＲ１（ＶＲ０［０：１
０］）＋ＶＲ２［０：１０］の処理過程を通じて説明す
る。

【００４４】図１０において、順アドレス生成回路７４
とその出力信号９２，９３は、ベクトルレジスタ（ＶＲ
０）５８に対する読みだしアドレスを指定している。指
定アドレスに基づいてベクトルレジスタ（ＶＲ０）５８
から読みだされたデータは信号９４，９５により切り替
え回路７６，７７を介してレジスタ７８，７９に格納さ
れる。信号９９，１００はベクトルレジスタ（ＶＲ１）
５９に対する読みだしアドレスを指定している。順アド
レス生成回路９０の出力である信号１０１，１０２はベ
クトルレジスタ（ＶＲ２）６０に対する読みだしアドレ
スを指定する。信号１０３，１０４はベクトルレジスタ
（ＶＲ１）５９に対する書き込みアドレスを指定してい
る。レジスタ７８，７９はこれから読みだそうとするベ
クトルレジスタ（ＶＲ１）５９の要素アドレスを保持す
るレジスタである。

【００４５】他方、レジスタ８２，８３および複数段に
構成されたレジスタ８４，８５さらにレジスタ８６，８
７はベクトルレジスタ（ＶＲ１）５９に関する、読みだ
し処理→加算処理→書き込み処理中状態にあるベクトル
レジスタ（ＶＲ１）５９の要素に対応するインデックス
を保持している。ここで複数の比較器８８、切り替え回
路７６，７７、論理ゲート７５，８０，８１，８９は以
下のように動作する。

【００４６】すなわち、現在、読みだし処理→加算処理
→書き込み処理中状態にあるベクトルレジスタ（ＶＲ
１）５９の要素に対応するインデックスと、これから読
みだそうとするレジスタ７８，７９が保持するインデッ
クスとが等しい場合、読みだしを中止する。また逆に、
現在、読みだし処理→加算処理→書き込み処理中状態に
あるベクトルレジスタ（ＶＲ１）５９の要素に対応する
インデックスと、これから読出そうとするレジスタ７
８，７９が保持するインデックスとが等しくない場合に
は、読みだしを開始する。

【００４７】これにより、Ａ（Ｐ（Ｉ））中に依存関係
を発生させるＰ（Ｉ）＝Ｐ（Ｊ）の関係が｜Ｉ−Ｊ｜≦
Ｎに存在する場合には、先行する演算の完了を待ち、演
算依存関係が解決されたタイミングにおいて後続演算を
開始することを可能としている。

【００４８】以上述べたように、本第２の発明の実施例
は、Ａ（Ｐ（Ｉ））の定義／引用の参照関係に何らの限
定を加えることなくベクトル化を可能とするものである
が、依存関係に従い演算結果を得るまでの待ち時間を短
縮するために、演算器出力データを入力側にバイパスす
る回路を併設し、さらに高速化を計ることも可能であ
る。

【００４９】次に、本第３の発明について説明する。

【００５０】図１２は本第３の発明の一実施例を示すブ
ロック図である。

【００５１】図１２において、本第３の発明の実施例は
任意の入力ポートと出力ポート間を接続するクロスバス
イッチ１１４と、ベクトルレジスタ（ＶＲ０〜ＶＲ２）
１１５〜１１７と、ベクトル演算器１１８と、ベクトル
レジスタ（ＶＲ０〜ＶＲ２）１１５〜１１７上での間接
参照を行なうためのレジスタ読み／書き制御回路１１９
と、切り替え回路１２７とを有し、１２０〜１２６と１
２８〜１３４はユニット間を接続する信号線である。

【００５２】図１３は図１２におけるレジスタ読み／書
き制御回路のブロック図である。

【００５３】図１３において、本第３の発明の一実施例
におけるレジスタ読み／書き制御回路１１９は、順アド
レス生成回路１３５と、ＯＲゲート１３６と、切り替え
回路１３７，１３８と、ＡＮＤゲート１３９と、起動信
号保持レジスタ１４０と、ベクトル要素番号保持レジス
タ１４１と、インバータ１４２と、起動信号保持レジス
タ１４３と、ベクトル要素番号保持レジスタ１４４と、
比較器１４５と、起動信号保持レジスタ１４６と、ベク
トル要素番号保持レジスタ１４７と、起動信号保持レジ
スタ１４８と、ベクトル要素番号保持レジスタ１４９
と、比較器１５０と、起動信号保持レジスタ１５１と、
ベクトル要素番号保持レジスタ１５２と、起動信号保持
レジスタ１５３と、ベクトル要素番号保持レジスタ１５
４と、ＯＲゲート１５５と、順アドレス生成回路１５６
とを有して構成し、信号１５８と１５９は図１２におけ
る信号１２８をベクトルレジスタ（ＶＲ０）１１５の読
みだしアドレス指定信号に対応し、信号１６０と１６１
は図１２における信号１２４の読みだしデータ信号（起
動信号を含む）に対応し、信号１６２は処理全体を起動
する信号、信号１６３〜１６５は内部信号、信号１６６
と１６７は図１２における信号１２９のベクトルレジス
タ（ＶＲ１）１１６の読みだしアドレス指定信号に対応
し、信号１６８と１６９は図１２における信号１３０の
ベクトルレジスタ（ＶＲ２）１１７の読みだしアドレス
指定信号に対応し、信号１７０は図１２における信号１
３２で示される切り替え回路１２７へ入力信号（選択制
御信号）に対応し、信号１７１と１７２は図１２におけ
る信号１３１のベクトルレジスタ（ＶＲ２）１１７の書
き込みアドレス指定信号に対応する。

【００５４】本第３の発明の実施例においては、Ａ（Ｐ
（Ｉ））中に依存関係を発生させるＰ（Ｉ）＝Ｐ（Ｊ）
の関係が｜Ｉ−Ｊ｜≦Ｎに存在する場合に、先行する演
算の完了を単に待たせるのみではなく、図１３で示した
一致比較回路１５０からの出力信号で図１２における切
り替え回路１２７を制御し、待ち合わせ対象データが、
図１２におけるベクトル演算器１１８から出力されるタ
イミングでこれを信号１３４で示される入力側へバイパ
スし、先行する演算の完了待ち合わせ時間の短縮をはか
っている。

【００５５】

【発明の効果】以上説明したように本発明のベクトル処
理装置は、例えば、 ＤＯ１０Ｉ＝１，ＬＥＮ Ａ（Ｐ（Ｉ））＝Ａ（Ｐ（Ｉ））＋Ｂ（Ｉ） １０ＣＯＮＴＩＮＵＥ のような間接アドレスベクトル量に対する演算におい
て、Ａ（Ｐ（Ｉ））の定義／引用に依存関係がある場合
に対してもベクトル処理を行なうことができる効果があ
る。

【００５６】また定義／参照関係の依存発生を示すＰ
（Ｉ）＝Ｐ（Ｊ）に関し、本第１の発明では、｜Ｉ−Ｊ
｜≦Ｎ中にＰ（Ｉ）＝Ｐ（Ｊ）が存在しない場合にベク
トル化を可能にすることができる効果を有する。（ここ
でＮは、ベクトルレジスタから１個ベクトル要素データ
を読み出して加算演算を行ない、さらに結果をベクトル
レジスタに書き込むまでに要するターンアラウンドタイ
ムをＭクロックとした場合、ＮはＭクロック中にベクト
ルレジスタから読み出されて演算器に送り込まれる最大
ベクトル要素数）。

【００５７】さらに本第２の発明は、本第１の発明での
依存関係の制限をなくし、Ａ（Ｐ（Ｉ））の定義／引用
にどのような依存関係がある場合にもベクトル化が出来
るという効果を有する。

【００５８】さらにまた、本第３の発明は、第２の発明
によるベクトル処理装置を高速化することができる効果
を有している。

【図面の簡単な説明】

【図１】本第１の発明の一実施例を示すブロック図であ
る。

【図２】図１に示す本実施例におけるレジスタ読み／書
き制御回路のブロック図である。

【図３】図２中の順アドレス生成回路のブロック図であ
る。

【図４】図３中の切り替え回路のブロック図である。

【図５】ＦＯＲＴＲＡＮを用いて記述した場の物理量を
計算するソースプログラム例の総和演算を示す図であ
る。

【図６】図５で示されるプログラムに対しコンパイラが
生成するベクトル実行オブジェクトプログラムの要約を
示した図である。

【図７】図６のプログラム例を実行する際のデータの一
例を示す図である。

【図８】図６のプログラム例に図７のデータを用いてＶ
Ｌ＝１１とした場合のプログラムを示す図である。

【図９】本第２の発明の一実施例を示すブロック図であ
る。

【図１０】図９に示す本実施例におけるレジスタ読み／
書き制御回路のブロック図である。

【図１１】図１０中の比較器のブロック図である。

【図１２】本第３の発明の一実施例を示すブロック図で
ある。

【図１３】図１２に示す本実施例におけるレジスタ読み
／書き制御回路のブロック図である。

【符号の説明】

１ クロスバスイッチ ２ ベクトルレジスタ（ＶＲ０） ３ ベクトルレジスタ（ＶＲ１） ４ ベクトルレジスタ（ＶＲ２） ５ ベクトルレジスタ（ＶＲ３） ６ ベクトルレジスタ（ＶＲ４） ７ レジスタ読み／書き制御回路 ８ ベクトル演算器 ９ ベクトル演算器 １０ 演算器出力信号 １１ 演算器出力信号 １２〜１６ クロスバ出力信号 １７〜２１ ベクトルレジスタ出力信号 ２２〜２４ レジスタ読み書き制御回路の出力信号 ２５，２７，２９ 処理要素の有無を示す信号保持レ
ジスタ ２６，２８，３０ ベクトル要素番号保持レジスタ ３１ 順アドレス生成回路 ３２，３４，３６ 起動信号 ３３，３５，３７，３９ ベクトル要素番号信号 ４０，４３ レジスタ ４１ 加算器 ４２ 切り替え回路 ４４，４５ 起動信号 ４６，４８ ベクトル要素番号信号 ４７ 加算器出力 ４９ インバータ ５０ ＡＮＤゲート ５１ ＡＮＤゲート ５２ ＯＲゲート ５３ 切り替え回路入力信号 ５４ 切り替え回路入力信号 ５５ 選択信号 ５６ 切り替え回路出力信号 ５７ クロスバスイッチ ５８ ベクトルレジスタ（ＶＲ０） ５９ ベクトルレジスタ（ＶＲ１） ６０ ベクトルレジスタ（ＶＲ２） ６１ レジスタ読み／書き制御回路 ６２ ベクトル演算器 ６３ 演算器出力信号 ６４〜６６ クロスバ出力信号 ６７〜６９ ベクトルレジスタ出力信号 ７０〜７３ レジスタ読み書き制御回路の出力信号 ７４ 順アドレス生成回路 ７５ ＯＲゲート ７６，７７ 切り替え回路 ７８，８２，８４，８６ 起動信号保持レジスタ ７９，８３，８５，８７ ベクトル要素番号保持レジ
スタ ８０ ＡＮＤゲート ８１ インバータ ８８ 比較器 ８９ ＯＲゲート ９０ 順アドレス生成回路 ９２〜９４，９９，１０１，１０３，１０５ 起動信
号 ９３，９５，９８，１００，１０２，１０４ ベクト
ル要素番号信号 ９６ 処理全体の起動信号 ９７ ＡＮＤゲート出力信号 １０７ ＸＯＲゲート １０８ インバータ １０９ ＡＮＤゲート １１０ 比較器入力データ信号 １１１ 比較器出力活性化信号 １１２ 比較器入力データ信号 １１３ 比較器出力信号 １１４ クロスバスイッチ １１５ ベクトルレジスタ（ＶＲ０） １１６ ベクトルレジスタ（ＶＲ１） １１７ ベクトルレジスタ（ＶＲ２） １１８ ベクトル演算器 １１９ レジスタ読み／書き制御回路 １２０ 演算器出力信号 １２１〜１２３ クロスバ出力信号 １２４〜１２６ ベクトルレジスタ出力信号 １２７ 切り替え回路 １２８〜１３３ レジスタ読み書き制御回路の出力信
号 １３４ 切り替え回路出力信号 １３５ 順アドレス生成回路 １３６ ＯＲゲート １３７ 切り替え回路 １３８ 切り替え回路 １３９ ＡＮＤゲート １４０，１４３，１４６，１４８，１５１，１５３
起動信号保持レジスタ １４１，１４４，１４７，１４９，１５２，１５４
ベクトル要素番号保持レジスタ １４２ インバータ １４５ 比較器 １５０ インバータ １５５ ＯＲゲート １５６ 順アドレス生成回路 １５８，１６０，１６４，１６６，１６８，１７１
起動信号 １５９，１６１，１６５，１６７，１６９，１７２
ベクトル要素番号信号 １６２ 処理全体の起動信号 １６３ ＡＮＤゲート出力信号 １７０ インバータ出力信号

フロントページの続き (56)参考文献 特開 昭62−237573（ＪＰ，Ａ) 特開 平１−224840（ＪＰ，Ａ) 特開 昭57−31049（ＪＰ，Ａ) 特開 昭59−172078（ＪＰ，Ａ) 特開 昭63−289677（ＪＰ，Ａ) 特開 昭61−267174（ＪＰ，Ａ) 特開 昭59−176874（ＪＰ，Ａ) 特開 平３−263264（ＪＰ，Ａ) 特開 平４−127367（ＪＰ，Ａ) 特開 平４−127366（ＪＰ，Ａ) 特開 平４−116768（ＪＰ，Ａ) 特開 昭62−285180（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/16 G06F 9/38

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも１つのベクトル演算器と、複
   数のベクトルレジスタと、主記憶装置と、前記ベクトル
   演算器と前記ベクトルレジスタと前記主記憶装置間での
   データ転送を行なうためのネットワークとから構成され
   るベクトル処理装置において、第１のベクトルレジスタ
   に０から始まる数列をベクトルロード命令によってロー
   ドした後に前記第１のベクトルレジスタの内容をリスト
   ベクトルストア命令によってインデックス配列の要素の
   うちの間接指標ベクトルデータの各要素の値に対応する
   要素にストアし且つ該ストア後の前記インデックス配列
   の要素のうちの前記間接指標ベクトルデータの各要素の
   値に対応する要素の内容をリストベクトルロード命令に
   よって前記第１のベクトルレジスタにロードすることに
   より前記第１のベクトルレジスタ上にインデックスベク
   トルを生成する構成と、演算対象のベクトルデータの要
   素のうちの前記間接指標ベクトルデータの各要素の値に
   対応する要素の内容をリストベクトルロード命令によっ
   て第２のベクトルレジスタにロードする構成を有し、且
   つ、前記第２のベクトルレジスタからのベクトル要素読
   みだし順序を前記第１のベクトルレジスタの内容によっ
   て指定する第１の指定手段と、前記第２のベクトルレジ
   スタへのベクトル要素書き込み順序を前記第１のベクト
   ルレジスタの内容によって指定する第２の指定手段とを
   備え、ベクトルレジスタ間接指定による演算を行なえる
   ことを特徴とするベクトル処理装置。
2. 【請求項２】 少なくとも１つのベクトル演算器と、複
   数のベクトルレジスタと、主記憶装置と、前記ベクトル
   演算器と前記ベクトルレジスタと前記主記憶装置間での
   データ転送を行なうためのネットワークとから構成され
   るベクトル処理装置において、第１のベクトルレジスタ
   に０から始まる数列をベクトルロード命令によってロー
   ドした後に前記第１のベクトルレジスタの内容をリスト
   ベクトルストア命令によってインデックス配列の要素の
   うちの間接指標ベクトルデータの各要素の値に対応する
   要素にストアし且つ該ストア後の前記インデックス配列
   の要素のうちの前記間接指標ベクトルデータの各要素の
   値に対応する要素の内容をリストベクトルロード命令に
   よって前記第１のベクトルレジスタにロードすることに
   より前記第１のベクトルレジスタ上にインデックスベク
   トルを生成する構成と、演算対象のベクトルデータの要
   素のうちの前記間接指標ベクトルデータの各要素の値に
   対応する要素の内容をリストベクトルロード命令によっ
   て第２のベクトルレジスタにロードする構成を有し、且
   つ、前記第２のベクトルレジスタからのベクトル要素読
   みだし順序を前記第１のベクトルレジスタの内容によっ
   て指定する第１の指定手段と、前記第２のベクトルレジ
   スタへのベクトル要素書き込み順序を前記第１のベクト
   ルレジスタの内容によって指定する第２の指定手段と、
   この第２の指定手段により書き込み中の前記第２のベク
   トルレジスタを引き続き読出すために、読出しベクトル
   要素に対する書き込みが完了しているかを判定する判定
   手段と、この判定手段により書き込み未了と判定された
   場合に後続するベクトル要素の読出しを待たせる読出待
   機手段とを備え、ベクトルレジスタ間接指定において定
   義／引用参照関係に依存性を含むベクトル演算を行なえ
   ることを特徴とするベクトル処理装置。
3. 【請求項３】 少なくとも１つのベクトル演算器と、複
   数のベクトルレジスタと、主記憶装置と、前記ベクトル
   演算器と前記ベクトルレジスタと前記主記憶装置間での
   データ転送を行なうためのネットワークとから構成され
   るベクトル処理装置において、第１のベクトルレジスタ
   に０から始まる数列をベクトルロード命令によってロー
   ドした後に前記第１のベクトルレジスタの内容をリスト
   ベクトルストア命令によってインデックス配列の要素の
   うちの間接指標ベクトルデータの各要素の値に対応する
   要素にストアし且つ該ストア後の前記インデックス配列
   の要素のうちの前記間接指標ベクトルデータの各要素の
   値に対応する要素の内容をリストベクトルロード命令に
   よって前記第１のベクトルレジスタにロードすることに
   より前記第１のベクトルレジスタ上にインデックスベク
   トルを生成する構成と、演算対象のベクトルデータの要
   素のうちの前記間接指標ベクトルデータの各要素の値に
   対応する要素の内容をリストベクトルロード命令によっ
   て第２のベクトルレジスタにロードする構成を有し、且
   つ、前記第２のベクトルレジスタからのベクトル要素読
   みだし順序を前記第１のベクトルレジスタの内容によっ
   て指定する第１の指定手段と、前記第２のベクトルレジ
   スタへのベクトル要素書き込み順序を前記第１のベクト
   ルレジスタの内容によって指定する第２の指定手段と、
   ベクトル演算結果を前記第２の指定手段により書き込み
   中の前記第２のベクトルレジスタを引き続き読出すため
   に、読出しベクトル要素に対する書込みが完了している
   かを判定する判定手段と、この判定手段により書込み未
   了と判定された場合に後続するベクトル要素の読出しを
   前記ベクトル演算器の出力をバイパスして行なう読出手
   段とを備え、ベクトルレジスタ間接指定において定義／
   引用参照関係に依存性を含むベクトル演算を行なえるこ
   とを特徴とするベクトル処理装置。