JPS6351287B2

JPS6351287B2 -

Info

Publication number: JPS6351287B2
Application number: JP56203702A
Authority: JP
Inventors: Yasuhiko Hatakeyama; Hiroshi Murayama
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-12-18
Filing date: 1981-12-18
Publication date: 1988-10-13
Also published as: US4658355A; JPS58106636A

Description

【発明の詳細な説明】発明の対象本発明はパイプライン演算装置に関する。さら
に詳細には複数の種類の演算をオーバラツプして
処理することのできるパイプライン演算装置に関
する。

従来技術パイプライン演算装置は、演算を複数のステー
ジに分割し、ステージ毎にオーバラツプして処理
する。各ステージに対応して演算回路が設けら
れ、各演算回路は演算指示に応じた演算を行な
い、出力は次のステージの演算回路に与える。従
来のパイプライン演算装置は一種類の演算を複数
組の入力データに対して連続的にオーバラツプし
つつ処理することができるが、異なる演算を連続
して処理することはできず、一つの種類の演算が
終了するまでは、次の異なる種類の演算をオーバ
ラツプして開始することができない。例えば、浮
動小数点の加算を複数組の入力データに対して連
続的にオーバラツプしつつ実行することはでき
る。しかしながら、浮動小数点の加算と固定小数
点の加算あるいは浮動小数点の減算などの異なる
種類の演算を連続的にオーバラツプしつつ実行す
ることはできなかつた。

第１図は従来の典型的なパイプライン演算装置
を示す。ここでは３ステージからなるパイプライ
ン演算装置を示し、３つの演算回路２，３および
４を含む。この装置のデータ系は、入力オペラン
ドレジスタ１、中間ステージラツチ５および６、
演算結果用レジスタ７、および演算回路２，３お
よび４からなる。記憶装置８から送出されたオペ
ランドはデータ入力パス９を介して上述のデータ
系に入り、演算結果は結果の書込みパス１０を介
して記憶装置８に格納される。記憶装置８として
は、計算機システムの主記憶装置でも、またデー
タレジスタ群であつてもよい。

一方、演算内容を指示するオペレーシヨンコー
ドあるいはオペレーシヨンコードに相当する情報
（制御情報という）は命令読出回路１８から命令
起動パス１９を介して命令レジスタ２０にセツト
信号２２によつてセツトされる。命令レジスタ２
０にセツトされた制御情報はデコーダ２１でデコ
ードされる。デコーダ２１は制御情報に応じて、
データ系に対する制御信号、即ち、ラツチのセツ
ト信号１１〜１４および演算制御信号１５〜１７
を発生する。

第２図は第１図のパイプライン演算装置で２種
類のベクトル演算ＡおよびＢを連続して行なう場
合のタイムチヤートを示す。演算Ａ，Ｂは異なつ
た演算内容を指示している。第２図では、演算
Ａ，Ｂ共に３組の入力データに対して行なう場合
を例として示しており、〜で示すのがオペラ
ンドベクトルの要素番号を表わす。第２図から明
らかなように、演算Ａが行なわれる要素、、
は連続的にオーバラツプしつつ実行されるが、
演算Ａの最後の要素が入力されてもその結果が
出力されるまで命令レジスタ２０の内容を変更で
きず、そのため次の演算Ｂの最初の要素を入力
するまでに３サイクルの無駄サイクルが生ずる。

発明の目的本発明の目的は複数の異なる種類のベクトル演
算をオーバラツプして処理することができるパイ
プライン演算装置を提供することにある。

発明の総括的説明本発明は各ステージに対応して演算回路があ
り、この個々の演算回路又は複数の演算回路に対
応して演算内容を指示する制御情報を保持するレ
ジスタが設けられる。このレジスタが保持する制
御情報は直接あるいはデコードして対応の演算回
路に与えられ、演算を指示する。そして各レジス
タ内の制御情報および各演算回路の出力はそれぞ
れ順次次のステージのレジスタおよび演算回路に
与えられる。そしてさらに、上記複数のレジスタ
の前段にさらに制御情報を保持するレジスタを有
し、この前段のレジスタ内の制御情報はベクトル
長レジスタが示すオペランドベクトルの要素数に
等しいサイクルの間保持され、後段の各レジスタ
は各サイクル毎に前のステージのレジスタの内容
に更新される。

発明の実施例とその効果第３図は本発明の一実施例を示す。１〜２０お
よび２２は第１図の同符号と同部分を示してお
り、同様に３ステージからなるパイプライン演算
装置を示し、各ステージに対応した３つの演算回
路２，３および４が設けられる。命令読出回路１
８からの制御情報（命令）を受ける命令レジスタ
２０の後には各ステージ、演算回路対応の命令レ
ジスタ２３，２４および２５が直列に設けられ、
それぞれのセツト信号が３０，３１および３２で
示される。命令レジスタ２０，２３，２４および
２５の各々には命令デコーダ２６，２７，２８お
よび２９が接続される。命令デコーダ２６，２
７，２８および２９はそれぞれ命令レジスタ２
０，２３，２４および２５内の制御情報をデコー
ドし、対応の演算回路に制御情報に応じた演算を
指示する。例えば制御情報が浮動小数点演算を指
示していれば、演算回路２はプレノーマライズ動
作、演算回路３は仮数部の演算（加算あるいは減
算等）、演算回路４はポストノーマライズ動作を
行ない、固定小数点演算を指示していれば、演算
回路２および４は動作されず、演算回路３で演算
を行なう。また他の演算では演算回路２はシフト
動作を行なう。

またレジ１，７、ラツチ５，６の開閉、セツト
等を指示する。例えばデータ入力パス９は第１オ
ペランド、第２オペランドのためのパスを有して
おり、両オペランドのセツト、一方のみのオペラ
ンドのセツト等の指示も行なう。命令レジスタの
制御情報をデコードすることなくそのまま演算回
路やレジスタ、ラツチに与えて制御可能であれ
ば、デコーダ２６〜２９は必要ない。４０〜４３
は命令レジスタへのセツト信号２２，３０〜３２
を発生する発生回路である。どのようなセツト信
号を発生するかは第４図で説明される。

第４図は第３図のパイプライン演算装置で２種
類のベクトル演算ＡおよびＢを連続して行なう場
合のタイムチヤートを示す。第４図では第２図と
同様、演算Ａ，Ｂ共に３組の入力データに対して
行なう場合を例として示し、〜がオペランド
ベクトルの要素番号を表わす。

命令レジスタ２０のセツト信号２２は要素数に
等しいサイクルで発生回路４０から発生される。
この場合要素数は３であり、３サイクル間をおい
て発生されている。この要素数はベクトル長レジ
スタ（図示せず）で示され、発生回路４０はこの
ベクトル長レジスタの内容に基いて、命令レジス
タ２０にセツト信号を発生する。従つて命令レジ
スタ２０はその３サイクルに亘つて更新されず、
同じ制御情報を保持する。一方、ステージ対応の
命令レジスタ２３，２４および２５のセツト信号
は各サイクル毎に発生回路４１，４２および４３
から発生される。従つて命令レジスタ２３〜２５
内の制御情報は毎サイクル更新され、その内容は
次ステージに対応する命令レジスタに移される。
従つて、各ステージ毎に異なる制御情報を保持し
て、各々演算回路を制御することができるので、
演算Ａの最後の組の入力データが入力オペランド
レジスタ１にセツトされるのと同時に、演算Ｂの
制御情報を命令レジスタ２０にセツトし、すぐ次
のサイクルで演算Ｂの最初の組の入力データを入
力オペランドレジスタ１にセツトすることによ
り、パイプライン演算装置の全てのステージを有
効に利用することができる。第４図を参照する
と、３サイクルに亘つてＡ，B2種の演算が同時
に、オーバラツプして実行されていることがよく
理解できる。

第３図において、命令レジスタ２３〜２５は各
ステージに対応して設けられているが、実行する
演算の種類の切り換えにおいて必ず１サイクルの
空きを許すならば、これらの命令レジスタを、連
続した２ステージに対応させ、命令レジスタはそ
の２つの演算回路に共通に設けることも出来る。

第３図、第４図における実施例では、演算に使
用するオペランドベクトルが記憶装置８から自由
に読出せる場合、即ち命令起動に同期してオペラ
ンドの読出しが開始し、各要素は連続して読出せ
る場合について示した。

これに対して、オペランドベクトルが要素単位
に飛び飛びに読出され、パイプライン演算器に対
して各要素が必ずしも連続して入力されない場合
もある。例えばオペランドベクトルがパイプライ
ン演算器に供給される段階に至つたが要素によつ
ては未だ記憶装置８に図示されない装置から供給
されてきていない場合である。このような場合に
は記憶装置８から、データ入力パス９上のデータ
の有効性を示すバリデイテイビツトを出力するこ
とにより制御することができる。以下にバリデイ
テイビツトが対応する要素より１サイクル前に出
力される場合を例として、オペランドベクトルの
各要素が必ずしも連続的に供給されない場合の実
施例を説明する。

第５図を参照するに、記憶装置８から出力され
たバリデイテイビツト３３は、発生回路４４から
発生されるセツト信号３８によつて毎サイクルた
たかれるバリデイテイビツト用フリツプフロツプ
３４〜３７により順次取り込まれ、シフトされ
る。このフリツプフロツプ３５〜３７の出力３０
〜３２によつてステージ対応の命令レジスタ２３
〜２５をセツトする。バリデイテイビツトが
“０”のとき、フリツプフロツプはセツトされな
いので、命令レジスタ２３〜２５へのセツト信号
３０〜３２も出力されず、命令レジスタ２３〜２
５には制御情報が設定されない。またフリツプフ
ロツプ３４〜３７の出力はANDゲート３９に与
えられており、“０”のときはレジスタ、ラツチ
へのセツト信号を阻止する。その他の構成におい
ては第３図と同様である。

第６図は第５図のタイムチヤートである。第６
図において、バリデイテイビツト３３は演算Ａの
第４番目、演算Ｂの第３番目において“０”であ
り、その要素に対しての演算は行なわれていない
が、それ以外においては第３図、第４図と同様な
動作である。

発明の効果本発明によれば、演算回路がステージに対応し
て設けられると共に、制御情報を保持するレジス
タが個々の演算回路又は複数の演算回路に対応し
て設けられ、レジスタが保持する制御情報によつ
て対応の演算回路に演算を指示するようにしたの
で、複数の種類の演算をオーバラツプして処理す
ることができる。

【図面の簡単な説明】

第１図は従来例を示すブロツク図、第２図は第
１図を説明するタイムチヤート、第３図は本発明
の一実施例を示すブロツク図、第４図は第３図が
ベクトル演算のために動作する場合を説明するブ
ロツク図、第５図は本発明の他の実施例を示すブ
ロツク図、第６図は第５図を説明するタイムチヤ
ートである。１……入力オペランドレジスタ、２〜４……演
算回路、５および６……中間ステージデータラツ
チ、７……演算結果用レジスタ、８……記憶装
置、２０，２３，２４，２５……命令レジスタ、
２６〜２９……命令デコーダ、３４〜３７……バ
リデイテイビツト用フリツプフロツプ、４０〜４
４……セツト信号発生回路。

Claims

【特許請求の範囲】１オペランドとしてのオペランドベクトルが複
数要素からなるベクトル演算が複数のステージに
分割されかつ各ステージでオーバラツプして処理
されるパイプライン演算装置において、上記ステージに対応して設けられ、直列に接続
された複数の演算回路であつて、オペランドベク
トルの各要素は先頭ステージの演算回路に入力さ
れ、演算結果は最終ステージの演算回路から出力
され、中間ステージの演算回路は前段の演算回路
からの出力が与えられる複数の演算回路と、演算の内容を指示する制御情報を保持する第１
のレジスタと、上記第１のレジスタと直列に接続された複数の
第２のレジスタであつて、各第２のレジスタは複
数の上記演算回路の少なくとも１つに対応付けら
れ、対応する演算回路で実行されるべき演算内容
を示す制御情報を保持し、先頭の第２のレジスタ
は上記第１のレジスタからの制御情報が与えられ
る複数の第２のレジスタと、上記第２のレジスタに保持された制御情報を直
接あるいはデコードして対応の演算回路に与える
ことによつて演算を指令する指令手段と、上記第１のレジスタ内の制御情報がベクトル長
レジスタが示すオペランドベクトルの要素数に応
答してこのベクトル長レジスタが示すオペランド
ベクトルの要素数に等しいサイクルの間保持さ
れ、かつ上記第２のレジスタの制御情報が毎サイ
クル前段の第２のレジスタの内容に更新されるよ
う上記第１及び第２のレジスタを制御する制御手
段と、を有することを特徴とするパイプライン演算装
置。２上記オペランドベクトルの要素対応に有効性
を示すバリデイテイビツトを付すようにし、この
バリデイテイビツトの保持手段を上記レジスタ対
応に設けて同じように順次次のステージの保持手
段に移すようにし、このバリデイテイビツトによ
つて対応のレジスタへの制御情報の設定を制御す
ることを特徴とする特許請求の範囲第１項記載の
パイプライン演算装置。