JPH0310916B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は時計のシステムの構成に関するもので
ある。従来の時計は主に機械技術の上に立脚して
発展して来た。時間の基準は精密な機械的共振系
を巧妙に励振して機械的な信号として得られ、初
期値が設定された機械的な計数機構で計数されて
現在時刻が保持され、機械的な位置の変化として
現在時刻情報が表示された。時計は精密な工芸品
として小さく美麗なケースに収められ、人々の腕
につけられ、或は居間に置かれて、報時機能と共
に美的なふんい気を作る性質を持たされた。近年
の電子技術の発展は、上記の時計概念を実現化す
る技術的な素材として、機械以外に電子部品があ
り得る事を明らかにし、更にこの時計構成上の自
由度の拡大が、従来からの時計の概念を拡大する
ものである事を明らかにした。 素材の例を挙げれば水晶振動子は昔の数十立方
センチの体積のものが、最近は1/100程度になり、
腕時計のテンプの体積以下になりつつある。時刻
保持の機械的輪列計数機構に代り数ミリ平方の半
導体薄片上に電気的計数器が集積回路化されて構
成され、まさつや磨耗の心配なく動作し、動作に
必要なエネルギーもＣ／MOS IC化により10^-6乃
至10^-9ワツトの極めて微少な量で足りるようにな
つた。数％乃至数十％あつた香箱トルク変動に対
して電圧変動率が0.1％以下の安定で長寿命の電
池が開発され用いられるようになつた。これらの
新たに得られた技術的自由度は、時計の精度を
10¹乃至10³倍にし、時計の保守に対するわずらわ
しさを変え、従来不可能であつた複雑なしくみを
使える事により、使い良さ、信頼性、コスト面で
も時計性能の大巾な向上がもたらされた。最近用
いられるようになつた電子的表示素子の開発も時
計の表示する情報を飛躍的に増大させ、又時計の
固体構成化による信頼度向上、自動生産可能によ
るローコスト化に貢献した。従来の時計では、技
術的な制約により時計の仕様が規定される面が多
く、それなりにバランスのとれた形に時計がまと
められていたが、上に述べた如き大なる自由度を
与えられた現在時計の設計思想はいまだまとまら
ず、従来の設計思想を手がかりとして試行錯誤的
設計が行なわれている。本発明は、時計に要求さ
れる特性をあらためて分析し、現状の大なる自由
度を有効に利用した時計を構成するものである。
時計の基本的な機能は万国共通かつ画一的なもの
で、一言で言えば「現在時刻を保持し表示する」
となる。実際には多種多様の時計に対する要求が
あつて要求に応じた様々の時計が作られているの
が現状である。時計の基本的な機能の他に要求さ
れるもので万人に共通なものとして、使い易さ、
見易さ、信頼性、耐環境性等であり、基本機能に
これら共通の付加的な特性を付与した時計が標準
的時計として仕立てられる。全ての人々が同一の
行動形態を取り、同一の趣好を持つ事はあり得
ず、全ての人がそれぞれ個性を持つと考えられ
る。従つて時計は万人向きの機能、特性の他に
個々の好み、行動形態に応じた特性、機能をも要
求されている。個人の好みについては、時計購入
において選択ができるが、個々の人々の行動、状
況の刻々の要求に応ずるためには時計がフレキシ
ビリテイを有して刻々の状況に応じて変容しなけ
ればならないか或いは常時用いられる事のない潜
在的な機能、特性を有し、必要に応じてこれを利
用できるようにしておかなければならない。 すなわち、個性及び状況への適応性が時計の満
すべき性質として要求されている。 時計を製造する側から見た場合、小品種多量生
産は多品種小量生産に比較して量産効果の点で都
合が良い。ここで時計をオプシヨン結合可能なも
のとし、個性への適応をオプシヨンでかなりの程
度までまかない、又時計使用時の状況への適応を
オプシヨンでまかなうことができるとすると、オ
プシヨンによる時計の多様化はかなり有益なもの
となる。オプシヨン付加可能（以下オプシヨナブ
ル）な時計とするには、時計の構成をいく分冗長
にしなければならないが、Ｃ／MOS集積回路の
如く低電力高集積度の電気的システムを採用する
事により問題なく構成できる。又電子表示部へ伝
送される情報の制御により同一の表示面に時分割
的に多数の情報を表示することができる。 〔発明の目的と効果〕 以上の考察に基づき、本発明は、基本部と付加
部に大別して構成される時計を提案する。基本部
は時間基準源、時刻情報の表示部、時刻情報の修
正部等を含み、これのみで一個の時計として成立
するものである。ただし単一のアラーム時刻だけ
を扱うアラーム機能程度は、時計の基本機能に準
じるものとして基本部に含めておく。一方付加部
は種々の付加機能を担当する部分で、例えば複数
のアラーム時刻を操作するマルチアラーム機構
や、時報を聞いた折にボタンを押すことによつて
時計の歩度調整を行なう自動緩急機構であり、さ
らに所望に応じて種々の新種を設けることができ
る。基本部と付加部は別個の集積回路で構成する
のが便利である。 基本部と付加部の間では、当然、情報や信号の
伝達が行なわれるが、本発明では消費電力節減の
ために、情報伝達を連続的に行なうのでなく、時
間的に間欠化して必要な時期のみ情報伝達を行な
う配慮を施してある。 本発明によれば、時計の新規な付加機能を開発
するに当たつて、基本部には手をつけず付加部だ
けで処理できるのであり、多様な機能を持つ時計
の実現を容易にする。 〔実施例〕 第１図Ａはオプシヨナブル時計のシステムのブ
ロツク構成を示す。第１図Ａにおいて１００は、
時計の基本機能及び大多数の人々が共通に要求す
る特性を付与したオプシヨナブル時計の標準構成
ブロツクで、スタンダード部と呼ぶ。１２０はス
タンダード部と結合して時計を多様化するオプシ
ヨン部である。スタンダード部だけで時計として
充分な性能を有し、通常の時計に対しては、オプ
シヨン機能を付加できる潜在的機能の分だけ異な
る。 第１図Ｂは第１図Ａのスタンダード部１００の
内部構成の例を示し、１０１は時計基準信号源で
あつて水晶発振回路等で構成され、時間経過及び
周囲環境要因に対して安定に一定の時間間隔の信
号を発生する。１０２は計時単位信号を合成する
機構であつて、例えば４ｍSEC刻みで時刻を保持
する時計であればこの４ｍSECが計時単位時間
で、周期４ｍSECの信号が計時単位信号である。
水晶発振器の出力信号が2¹⁵Hzであるとすると
32768Hzの水晶発振器出力に対して250／32768分
周を行なう機能を計時単位信号を合成する機構１
０２は持つ必要がある。更に時計の緩急調整機能
を計時単位信号を合成する機構１０２に持たせる
場合にはこの分周比を微細に変える事がある。 １０３は計時機構で、初期値の設定が可能な計
数器からなり、計時単位信号を合成する機構１０
２の出力の計時単位信号を計数し、計数値が保持
時刻を示す。１０４は表示駆動機構で、使用する
表示素子に適した駆動回路からなる。例えば発光
ダイオードに対しては一方向性の電流パルスを供
給し、液晶表示素子に対しては長時間の電荷積分
平均値が０に収束するような交流駆動電圧が印加
される。 １０５は表示素子で、例えば発光ダイオード、
静電分極表示素子等が用いられる。１０７はエネ
ルギー源で、酸化銀電池等が用いられる。１０６
は制御機構で、計時機構１０３の時刻制御機構を
制御して時計の保持時刻の修正或は設定を行な
う。制御機構１０６は最小限計時機構１０３の計
時機構を制御するが、場合により計時単位合成機
構１０２、表示駆動機構１０４、或は更に時計基
準信号源１０１や表示素子１０５或はオプシヨン
部１２０を制御する場合もある。時計基準信号源
１０１や計時単位合成機構１０２計時機構１０３
の制御によつて時計の歩度調整をする事ができる
し、表示駆動機構１０４や表示素子１０５の制御
により、表示情報の切換や、表示形式の指定を行
なう事ができる。オプシヨン部１２０は制御機構
１０６と同等の機能を持つても良いし、あらかじ
め入力された情報を記憶しておいて時計の各部へ
その情報を伝達する事ができる。又周囲温度を検
出して計時単位信号の温度依存性を補償するが如
く、自身で情報の集収を行なう事ができる。或は
クロノグラフ機構の如く時計と独立の計時機能を
持ち、単に表示部のみを共有する形態も取り得
る。第１図Ａ及び第１図Ｂは情報の流れの径路の
例を示したもので、これとは別にエネルギーの流
れもあるが図示する事を省略してある。オプシヨ
ンの数も１つにとどまらない。第２図にオプシヨ
ナブル時計システムの具体例として３つのＣ／
MOSICで構成した時計の概略図を示し、第３図
Ａ，Ｂ，Ｃに各ICの機能ブロツク図を示し、以
下具体的にオプシヨナブル時計のシステムについ
て説明する。 第２図において２０１は発振・分周・計時・制
御・付加機能を有する基本計時システムをIC化
したもので、以下の説明でSTD−IC又はIC−１
として指定される。２０２は表示駆動用のICで
あつて、基本計時システムのIC２０１と表示駆
動用のIC２０２を別ICにする事によりICの収率
を上げ、種々の表示素子に対して駆動ICのみの
交換でまかなえる等の利益がある。２０３はオプ
シヨンICの例で、ここではマルチアラーム機構
及び自動緩急調整の機能を１つのICにまとめて
ある。 第３図Ａは、第２図の基本時計システムのIC
の２０１に相当するICの機能ブロツク図である。
以下各ブロツクの機能を説明し、逐一その構成と
動作を説明する。 ３０１は水晶発振回路で、水晶及び周波数微調
用の可変コンデンサがICの外部に接続される。
コンデンサはICに内蔵することも可能である。
水晶発振器の出力信号周波数安定度が時計の時間
精度を定めるので、温度や電圧の変化による回路
パラメータの変動が発振周波数に影響を及ぼさぬ
よう種々の工夫がこらされている。Ｃ／MOS IC
の性質として、論理レベルが“Ｈ”でも“Ｌ”で
もない状態で回路入力電圧が印加されると電源を
短絡する電流が流れ消費電流が増大する。この発
振・波形・整形の部分は論理レベルの“Ｈ”でも
“Ｌ”でもない中途半端な電圧が印加される部分
があるから、回路の消費電流低下のためにも工夫
が要る所である。３０２は周波数調整回路、３０
３は周波数変換回路、３０４はシフトレジスタ、
３０５は加算回路、３０６は桁上げ検出回路、３
０７Ａは消去回路、３０７Ｂはデータ入力回路、
３０８は出力データ変調回路、３０９は表示変調
回路、３１０はアラーム機構、３１１は時刻設定
のためスイツチ識別回路、３１２はフレキシブル
化回路から構成されている。 第３図Ｂは本発明によるオプシヨンIC２０３
の機能ブロツク図である。 ３２０はタイミング再生回路、３２１はデータ
の記憶用のシフトレジスタ、３２２はデータのマ
ニアルシフト回路、３２３はデータのマーク設定
回路、３２４はデータ増設用の付加シフトレジス
タ、３２５は入力識別回路、３２６は自動緩急回
路である。 第３図Ｃは本発明による表示駆動用ICの機能
ブロツク図で、３３０はレベルシフト回路、３３
２はシリアルデータ・パラレル化回路３３４はデ
コーダ回路、３３５はラツチ回路、３３６はドラ
イバ回路である。 第４図に水晶発振・波形整形の具体的回路の例
を示す。第４図Ａは負帰環抵抗R_NＦ（約２×10⁷
Ω）によりインバータに直流負帰環をほどこして
微分増巾率の絶対値の大なる部分に入力直流レベ
ルを設定して活性化した負増巾率増巾器の入・出
力端にコンデンサを接続して容量性の入・出力イ
ンピーダンスとし、該入・出力端子間に水晶振動
子の２つの端子を接続してなる反共振水晶発振回
路である。一点鎖線の右側がICである。Ccは交
流結合用コンデンサ、CsはCc形成時に付随的に
形成される浮遊容量、R_NFは負帰環抵抗、Roは発
振用増巾器INV−１の出力インピーダンスの変
動率を等価的に少なくし、又INV−１の出力波
形の高調波成分が水晶振動子へ帰還されることを
防ぐ抵抗である。第４図Ａのφ〓_i，φ〓_p，φ_pに対応
す
る波形を第４図Ｄに示す。第４図Ｂは発振周波数
の安定化及び消費電流の低下を意図して構成した
ものである。Ｐチヤンネル電流制限素子R_P及び
Ｎチヤンネル電流制限素子R_Nはそれぞれバイア
スコンデンサC_DD，C_SSと並列接続され、発振振巾
を水晶発振周期より長い時間尺度で算出し、振巾
成分に対して水晶発振周期より短かい尺度で水晶
駆動エネルギーを切断する振巾制御作用をもたら
す。第４図Ｂのインバータを構成する相補型電界
効果トランジスタはエンハンスメントタイプであ
る。r_pはインバータの微分出力インピーダンスを
大にする電流負帰環抵抗である。従つて第４図Ｂ
では水晶振動子に接続される回路インピーダンス
は実部が非常に大である。第４図Ｂで水晶発振を
行なうINV−１はＰチヤンネル電流制限素子R_P
とＮチヤンネル電流制限素子R_Nとによる電圧降
下のため、インバータを形成するエンハンスメン
トタイプ相補型電界効果トランジスタのゲート閾
値電圧の絶対値の和よりわずかに高い程度の電圧
で作動し、消費電流が少ないが、INV−１の出
力を受けて波形整形を行なうINV−２もINV−
１と同程度の電圧で動作させると低消費電流の波
形整形ができる。 INV−２の出力は矩形波に近いが、論理回路
の完全な“Ｈ”あるいは“Ｌ”のレベルの電圧に
比較するとわずかだけ中間電位に近い。しかしこ
の電圧の差が電界効果トランジスタのゲート閾値
電圧の絶対値より小で、相補トランジスタの両方
が電流を流す条件を満たさないならば消費電力を
小に維持できる。Ｐチヤンネル電流制限素子R_P、
Ｎチヤンネル電流制限素子R_Nの一方を省略して
短絡して用いても良い。第４図Ｃは高抵抗Ｐチヤ
ンネル電流制限素子R_P、Ｎチヤンネル電流制限
素子R_N、Ｐチヤンネル負帰環抵抗R_NFP、Ｎチヤ
ンネル負帰環抵抗R_NFNを比較的小さな占有面積
でＣ／MOS ICチツプ内に作ることのできる回路
の例である。 第４図Ｅも第４図Ｃと同様にICチツプ上の占
有面積を小さくかつ作り易くした回路構成の例で
ある。第４図Ｆは正増巾率Ｃ／MOS増巾器を用
いたクラツプ変形の水晶発振回路の例である。
ICの端子数を減らすことができる。 第３図Ａの３０２は周波数調整用回路である。
第５図Ａ及び第５図Ｂに具体的回路例を、第５図
Ｃに波形の例を示す。第５図Ａは水晶発振５０１
より出力される時間基準信号φ_pと帰還信号φ_xと
を排他論理ゲート５０２を用いて周波数加算して
おり、第５図Ｂではフリツプフロツプ５０７，５
０８，５０６と論理ゲート５０４，５０９，５１
０により波形と位相を決定し、時間基準信号φ〓の
１／２の周波数の信号と、F↑φ〓なる帰還信号Ｆの
立上りに同期した信号Ｆの微分に相当する信号と
を論理和ゲート５０３を用いて周波数加算してい
る。第５図Ａ及び第５図Ｂにおいて５０５は分周
あるいは計時の機構の一部を利用して低周波数の
信号を作り、時計の緩急である場合には一定の設
定された周波数の信号を、水晶発振器の発振周波
数の電圧補償・温度補償・エージング補償や姿勢
差補償であるならば、時間と共に周波数の変化す
る信号になるであろう。従つて５０５は時計の置
かれた環境状態を検出する機構あるいは設定情報
を記憶する機構あるいは自動緩急のごとく入力信
号と時計の内部状態との関係から緩急修正量を算
出する演算機構と、これらの情報に基づいて周波
数制御のための帰還信号を時計各部の信号から合
成する機構を含むものである。 第６図Ａ，Ｂは第３図Ａ中のタイミング回路３
０３によるタイミング波形を示す。時計の計数シ
ステムを構成するには、計数器を個別の計数器の
組合せで構成する方法と、シフトレジスタのリン
グの途中に加算器を備え、外部から被計数信号を
加算器に加えてやる方法とがある。時計の保持す
る時刻情報を外部に取り出したり、外部信号で保
持時刻情報を操作するには、時間軸上に重みをつ
けて配列させたタイムシリアル情報の形で処理す
るのが便利である。小さなシステムではタイムシ
リアル処理のための道具立て、すなわち各種タイ
ミングパルスの発生等に集積回路の大きな割合を
用いる事になり得策ではない。又タイムシリアル
処理のスピードを上げると論理値の変化にともな
う消費電流の増加があり、スピードを下げると回
路の浮遊容量を利用したICチツプの効率の良い
使い方ができなくなるので、システムの大きさと
消費電流を勘案してシステム構成を決める面倒が
あるが、オプシヨナルな時計のシステムとしてタ
イムシリアルシステムが向いていると思われる。
消費電流で比較すると、ダイナミツクシフトレジ
スタを64ビツト使用したタイムシリアルな時計シ
ステムで１〜5μA／1.5volt、スタテイツクフリツ
プフロツプを用いたスタテイツク計時システムで
0.5〜5μA／1.5voltの程度である。コスト的には
時・分・秒の計時を行う程度の小さなシステムで
はスタテイツクなシステムが、月・日・曜その他
の機能を有する程度のシステムではタイムシリア
ルなシステムの方がやや安くなる。 第６図Ａは、水晶発振器出力信号から直接的
に、あるいは分周や周波数調整処理を受けて作ら
れたφ_zなる信号から論理回路により波形の重なり
のないφ₁，φ₂なるクロツクパルス信号が作られ、
更にφ₂の立ち上りに同期してT₁，T₂，T₄，T₈な
るそれぞれ１、２、４、８の重みを表現するタイ
ミングパルスが時間軸上に配列されて作られるこ
とを示す。この場合の時間軸の刻みは信号φ_zを基
準とする。第６図ＢはタイミングパルスT₁の立
上りに同期してD₁〜D₁₆に至る16個のデジツトパ
ルスが時間軸上に配列されるがごとく作成される
事を示す。タイミングパルスT_j（ｊ＝１、２、
４、８）と、D_i（ｉ＝１、２、３…16）との論理
積D_i・T_jは、くり返し周期がクロツクパルス信
号φ₂の64倍で、各々位相がクロツクパルス信号
φ₂の周期だけ異なり、かつ立上りがクロツクパ
ルス信号φ₂の立上りに同期した64個のパルスの
特定の１つを指定することになる。クロツクパル
ス信号φ₂の立上りでデータが転送される64個の
リング接続されたシフトレジスタに順に１から64
までの番号をつけて、指定されたシフトレジスタ
の出力をQ_k（ｋ＝１、２、３…64）とし、φ₂の立
上り毎にQ_kの出力がQ_k-1に転送されるようにし
ておくと、シフトレジスタの出力Q_kは時間の函
数として論理値が変る場合にはクロツクパルス信
号φ₂の立上りに同期して変り、φ₂の立上り（以
下φ₂↑と記す）64個でシフトレジスタリングに
保持される全データを示すことになる。Q_k以外
のシフトレジスタの出力はQ_kと波形が等しく単
に位相を異にする。すなわち時間軸上の位置が
φ₂の周期の整数倍だけ異なる。第６図Ｂの
DATAは64ビツトのシフトレジスタリングから
なる時計の計数機構のQ₁出力データの例を示す。
DATAの上のＰなる表は、DATAの示す数字の
単位を示す。D₁は１／256秒桁を示し、D₁T₁，
D₁T₂，D₁T₄，D₁T₈の各々の時刻における
DATAの論理値の“Ｈ”は各々1/256秒、2/256
秒、4/256秒、8/256秒を示す。同様に他の部分も
数値に直して読取る事ができる。第６図Ｂの
DATAは、時刻として７月24日土曜日午後２時
32分33秒＋（1/16＋1/32）秒であることを示し、
更にアラーム時刻午前11時59分が毎日セツトされ
ている事を示す。デジツトパルスD₈，D₉はタイ
ミングパルスT₁，T₂，T₄，T₈に2⁰、2¹、2²、2³
の重みをつけて表現することをせず、表示面に表
示すべきマークの情報を示す。シフトレジスタリ
ングのビツト数及びデジツトに対する計数データ
の配列は、市販水晶振動子の周波数、計時データ
の数、切換表示の都合で決められる。 計時の単位を1/10秒以下、計時情報として秒
（０〜９）、10秒（０〜５）、分（０〜９）、10分
（０〜５）、時（１〜12）、P_M（０〜１）、曜（１〜
７）、日（０〜９）、10日（０〜３）、月（１〜12）
とすると、最低ビツト数で各々４、３、４、３、
４、１、３、４、３、４となり合計33ビツト必要
で、この他に秒以下の部分の計数を必要とする。
１つの考え方は計数の各デジツトを全て４ビツト
にして1/10秒以下例えば1/256秒から計数するよ
うにし、余つたデジツト分のシフトレジスタは計
時以外に用いる。もう１つの考えは、午後指定信
号P_Mについてはシフトレジスタリングを用いる
タイムシリアルシステムから外して別にスタテイ
ツク計数器で計数し32ビツト（＝2⁵ビツト）でシ
フトレジスタリングを形成させる。秒以下も別の
スタテイツク計数器で処理する。このようなシス
テムにすればシステムの演算速度は秒以下であれ
ばよく、クロツクパルス類の周波数を低くでき、
低消費電力化できる。但しシフトレジスタはスタ
テイツクシフトレジスタを使うことになるが、数
が少いので実用になる。タイムシリアルシステム
と、タイムシリアル計数器の間にスタテイツクな
計数器を介在させたハイブリツドシステムと、い
ずれが有利かの判定は時計の仕様に依存する。シ
ステムのバランスから云えば10秒、１分、10分、
時と曜日、１日、10日、月で各４ビツトずつ割当
てた32ビツトのシフトレジスタでリングを構成
し、10秒以下の計数とP_Mの計数を別個に行うシ
ステムがすつきりした構成になる。各種タイミン
グ信号を作成する具体的回路構成の例を第７図
Ａ、第７図Ｂ、第７図Ｃに示す。 第７図Ａの７０１，７０２は立上りトリガタイ
プのデータタイプのフリツプフロツプである。該
フリツプフロツプの内部はマスタースレーブ構成
となつており、２つのラツチ回路がカスケード接
続されていて前段のラツチ回路はクロツク信号の
Ｌの状態でＤ入力の論理値を読取りＨの状態で読
取を停止しＨになる直前のＤ入力の論理値を記憶
する。後段のラツチは前段と全く逆の動作を行
い、前段がラツチ状態でデータを読取り、前段の
読取り状態ではラツチ状態になる。クロツク信号
のＨで読取りＬでラツチ状態となる２つのラツチ
回路を用意し、前段のＱ出力を後段のＤ入力に接
続し、後段へのクロツク信号入力をインバータで
反転させて前段のクロツク信号として入力し、後
段のラツチ回路のＱ出力と前段のラツチ回路のＤ
入力と後段のラツチ回路へのクロツク信号入力と
の関係を見れば所定の機能となる。第７図Ｄで
φ_clをクロツク入力、φ_cl1＝φ_cl2と考えればよい。 データタイプフリツプフロツプ７０１，７０２
のそれぞれの出力Ｑは信号φ_zの立上りに同期し、
周期が信号φ_zの周期の４倍でデユーテイサイクル
50％の波形でシフトレジスタ７０２の出力Ｑはシ
フトレジスタ７０１の出力Ｑより信号φ_zの周期の
２倍だけ遅延した信号となつている。 第７図Ｂは同様にシフトレジスタ７１１，７１
２，７１３，７１４を４個カスケード接続したも
ので、モードロツク用の論理ゲート７１５を用い
てリングを形成し、くり返し周期がクロツクパル
ス信号φ₂の周期の４倍、パルスがＨである時間
の巾がクロツクパルス信号φ₂の周期に等しく、
φ₂↑に同期したパルスがこのシフトレジスタリ
ングに発生しタイミングパルスT₁，T₂，T₄，T₈
の順に各々クロツクパルス信号φ₂の周期だけ遅
延した信号が得られる。シフトレジスタ７１１〜
７１４を構成するフリツプフフロツプはシフトレ
ジスタ７０１，７０２と同タイプでもよいし前段
をクロツクパルス信号φ₁の読取り、後段をクロ
ツクパルス信号φ₂の読取としたマスタースレー
ブフリツプフロツプでもよい。クロツクパルス信
号φ₁φ₂を用いる場合はレーシングの危険も少く
なり、またダイナミツクシフトレジスタが使い易
くなる。デジツトパルスD₁〜D₁₆の作成も第７図
Ｂの如くして作成でき、ただ単にシフトレジスタ
７１３，７１４のフリツプフロツプの間に更に12
個のフリツプフロツプを挿入し、この出力Ｑをモ
ードロツク用ゲート７１５に入力し、クロツクパ
ルス信号φ₂の代りにタイミングパルスT₁を用い
ればよい。マスタースレーブ式のクロツクパルス
信号φ₁はそのまま用いてもよい。その場合クロ
ツク周波数の低下により前段のタイミングパルス
T₁をクロツク信号とするラツチ回路はスタテイ
ツクタイプで、後段のφ₂をクロツク信号とする
ラツチはダイナミツクタイプとして、IC構成素
子数の節約ができる。第７図Ｃはスタテイツクな
ラツチ７２５〜７３２８個とフリツプフロツプ７
２１によりデイジツトパルスD₁〜D₁₆を作成する
回路構成の例を示す。ラツチ回路２個で１つのフ
リツプフロツプに相当するのでスタテイツクフリ
ツプフロツプを用いたシフトレジスタリングより
素子の節約ができる。 第７図Ｄは２つのラツチ回路を用い２相のクロ
ツク信号φ_cl1，φ_cl2で動作するデータタイプフリ
ツプフロツプのスタテイツクタイプの回路図を示
し、第７図Ｆに同じくダイナミツクタイプ回路の
例を示す。第７図Ｅには本発明の説明のための２
相のデータタイプフリツプフロツプを示す。スタ
テイツクタイプかダイナミツクタイプかは特に区
別を必要とする場合のみ文字で示す。ラツチのシ
ンボルは、マスタスレーブタイプのフリツプフロ
ツプの長方形に対し正方形なこと、クロツク信号
が１個であつてクロツク入力部にＴのマークがな
いことで区別され、特に必要な場合は文字でラツ
チであることを示してある。 第７図Ｃで信号T₁はフリツプフロツプ７２１
で分周され信号T₁の立上りに同期した信号T₁の
２倍の周期でデユーテイサイクル50％の信号φ_uc1
が作られる。φ_uc1の波形は第６図Ｂに示されてい
る。信号φ_uc1とT₁とから信号φ_uc1の立上り立下り
に同期した２相クロツク信号φ_a，φ_bが作られモ
ードロツクゲート７３３でデユーテイ50％で順次
ラツチし１段当り信号T₁の同期だけ遅延し信号
T₁の立上りに同期した信号が作成されとなり合
つたラツチの出力信号からゲート回路７３４，７
３５によりデジツトパルスが作成される。信号
φ_uc1は別の方法として奇数番目のデイジツトパル
スをORゲートによつて加算して作成することも
できる。信号φ_uc2は信号φ_uc1をクロツク信号φ₁と
してラツチ回路により遅延をかけインバーターで
反転して得られる。信号φ_uc1，φ_uc2は液晶表示素
子駆動等高電圧を必要とする場合のためのコツク
クロフトタイプの昇圧回路（例えばシエンケル型
等の）駆動用のプツシユプル出力であるが位相の
差をもうけてあることにより昇圧回路の浮遊容量
成分である容量蓄積電荷を直接昇圧駆動回路で充
放電することによる電力消費を低く押えることが
できる。またφ_uc1とφ_uc2とからT₁の立上りに同期
した２相のクロツクパルス（φ_a，φ_bに相当する）
を再生できオプシヨン回路に信号を伝達する端子
として利用できる。 以上述べた如くして第６図Ａ及第６図Ｂに示さ
れるクロツクパルスが作成される。水晶振動子と
して2¹⁵Hz〜2²²Hzの周波数のものを用いれば第６
図Ａのφ_zとして2¹⁵Hz〜2¹⁴Hzが適当な周波数レン
ジの１つになりφ_z＝2¹⁵Hzとすれば信号φ₁，φ₂は
2¹⁴HzT₁，T₂，T₄，T₈は2¹²Hzデイジツトパルス
D₁〜D₁₆は2⁸Hzとなる。 第３図Ａのシフトレジスタ３０４、加算回路３
０５、桁上検出回路３０６、消去回路３０７Ａ、
データ入力回路３０７Ｂで時計用の計数回路が構
成され外部から計時単位信号が入力されると計数
を行い、時刻を保持する。このシフトレジスタを
用いた計数回路は第３図Ａのタイミングパルス３
０３で動作する。シフトレジスタを構成するフリ
ツプフロツプに既に述べた如く番号をつけるとす
る。出力Q₁と計時単位信号D₁T₁とが加算器で加
えられ加算の結果和信号Ｓと桁上信号Ｃとが作成
され、桁上信号Ｃは１ビツト遅延を受けて出力
Q₁のD₁T₂のタイミングの出力と共に前述の加算
器への入力信号となる。計時単位信号D₁T₁とが
加算器で加えられるが桁上げ信号Ｃパルスとが重
なることはない。D₂T₁のタイミングにおいて出
力Q₁は1/16秒桁（即ち1/16〜15/16秒を計数す
る）の第１桁（即ち1/16秒）の計数内容を示すが
このD₂T₁のタイミングにおいて出力Q₆₁，Q₆₂，
Q₆₃，Q₆₄はそれぞれ1/256秒桁（即ち1/256〜15/
２５６秒）の第１桁（1/256秒）第２桁（2/256秒）
第３桁（4/256秒）及第４桁（8/256秒）の内容を
示している。これより１ビツト分早いタイミング
D₁T₈で見ると出力Q₆₂Q₆₃Q₆₄Q₁がそれぞれ2/256
秒桁の1/256秒1/256秒4/256秒8/256秒の内容を示
す。 従つて出力Q₁の計時単位信号D₁T₁が1/256秒の
計数内容を示すとするとき、D₁T₈のタイミング
における出力Q₆₂，Q₆₃，Q₆₄，Q₁の論理値の組
｛Q₆₂，Q₆₃，Q₆₄，Q₁｝は計数器の1/256秒桁の値
を｛2⁰、2¹、2²、2³｝の重みで2⁰＝1/256秒として
示すことになるD_iT₈（ｉ＝１〜16）のタイミング
で｛Q₆₂，Q₆₃Q₆₄Q₁｝の組合せの状態を検出回路
で検出してこれをデータタイプフリツプフロツプ
でT₈φ₁をクロツク信号として読込みT₂で読出す
とすると出力Q₁のデイジツトD_iのタイムシリア
ル情報がD_i+1のタイミングでデータタイプフリツ
プフロツプから得られ、かつデジツトD_i+1のパル
ス巾の時間持続することになる。デジツトD_iをｍ
進の数字で計数しようとすれば、デジツトD_iでｍ
以上15以下を検出しD_i+1・T₁のタイミングで出
力Q₁に１を加算器を用いて加えればよい。D_i+1の
タイミングでは出力Q₆₁が丁度出力Q₁のタイミン
グD_iの情報になつているから出力Q₆₁をD_i+1の期
間強制的にＬにする。その結果出力Q₁のタイミ
ングD_iの信号（以下D_iのデータと記す）は０に設
定されD_i+1のデータに１が加えられてｍ進化が実
現化する。月の桁の如く１、２、３…９、10、
11、12、１と１→12で計数される場合は、13進と
して13以上15以下を検出して自桁を０に設定し直
ちに１を加える。 月桁の場合次のデジツトへの桁上げは行わず、
年出力として出力端子へ伝送する。 データD₁は1/256秒単位で16進、データD₂は1/
１６秒単位で16進、データD₃は１秒単位で10進、
データD₄は10秒単位で６進、データD₅は１分単
位で10進、データD₆は10分単位で６進、データ
D₇は１時単位で13進でありかつ０時は直に１時
に直される。 データD₈はD₈T₁のみを計数に用い２進でPM
を示す。データD₈のタイミングT₂，T₄，T₈は計
数に用いられない。データD₉は曜日を示し８進
であり、０は直に１に直される。データD₁₀は日
付の１日桁であり時桁データD₇の12時→１時毎
にPM桁への桁上があり、データD₈のPM→AM
（１→０）の度にデータD₉及データD₁₀への桁上
がある。データD₁₁は日付の10日桁であつて３進
である。データD₁₂は月桁で12進である。データ
D₁₀の１日桁は10以上を検出して自桁を０にし、
次桁のデータD₁₁へ１を加える外に大の月の32日
以上を検出した場合には自桁と次桁10日を０にす
る。同様に小の月の31日以上、平年２月の29日以
上、うるう年２月の30日以上を検出した場合にも
自桁と次桁（10日）を０にして次の桁（月）へ桁
上信号を加え１日桁には１を加える。この場合に
自桁を１次桁を０、次の次の桁を３に設定するよ
うに出力Q₆₁がゲート回路を設定してもよい。デ
ータD₁₁は４以上を検出し自桁を０にするだけで
良い。 月の桁上出力はIC内に冗長に用意されている
フリツプフロツプ２段からなる計数回路に接続
し、ゲート回路でうるう年を検出させ、うるう年
指定入力に入力することができる。データD₁₃〜
D₁₆はアラーム時刻を示す。データD₁₃はアラー
ム時刻の１分桁で10進である。データD₁₄はアラ
ーム時刻の10分桁で６進である。データD₁₅はア
ラーム時刻の時桁で13進になつており０時も存在
する。０時は保持時刻には存在しない時刻である
からアラームの非設定状態として使える。データ
D₁₆はD₁₆T₁のタイミングがアラーム時刻のPMを
表わしデータD₁₅の12→０の度に桁上信号が加算
される。データD₁₆のタイミングD₁₆T₈ではアラ
ームが常時アラーム設定でＨ、一時アラーム設定
でＬとなるよう定めてある。データD₁₆のタイミ
ングD₁₆T₂及びD₁₆T₄は常にＬになるようQ₆₁の出
力部の論理ゲートで設定されているが、該ゲート
回路の後に設定されているデータ入力ゲートによ
り外部信号でＨに設定できるようになつている。 データD₁₆のタイミングD₁₆T₄がＨであること
はアラーム時刻と保持時刻との一致検出を妨げ
る。この機能を利用して条件付のアラーム、例え
ば曜日あるいは月日を指定したアラーム動作をさ
せることができる。データD₁₆のタイミング
D₁₆T₂では表示面を時分表示から月日表示に変え
る表示指定の情報が定められて居り、外部信号に
よりこれを指定することにより、外部からアラー
ム情報記憶のレジスタに記憶された情報を月日表
示の表示として示すことができる。外部からのデ
ータ入力端子を用いてアラーム時刻情報データ
D₁₃D₁₄D₁₅D₁₆をQ₆₀の入力信号に転送するD₁₄，
D₁₅，D₁₆，D₁のタイミングで外部からそれぞれ
３、２、12及び信号D₁T₂を入力してやるとアラ
ームタイム表示状態で12月23日の如く表示する。
本発明の説明で保持時刻の時分表示をアラーム時
刻の時分表示と区別して表現する理由を述べると
時計のシステムに於て、時分表示ではAM又は
PMの表示、コロン：、秒桁の表示、秒目盛の表
示および時・分データにより保持時刻時分特有の
表示を行いアラーム時刻表示では秒桁を表示消去
して表示面の表情を変え日・曜表示ではコロンお
よびAM・PMを消去して日付マークと曜日文字
シンボルが表示されるが如くして一目瞭然と表示
データの種類が判るようにしてあるからである。 第１表に本発明の回路システムにおける各デジ
ツトデータの計数の値を示す。曜及び時の桁の数
字の選択はただ一通りではなくて、曜の場合０〜
６の７進でも良い。本発明の回路では表示面で秒
と曜のセグメントの一部共用をし、かつ表示のパ
ターンを変えるので10秒桁が０〜５で用いるのに
対し１〜７で曜を表現している。第８図に本発明
の回路、第３図Ａにシフトレジスタ３０４、加算
回路３０５、桁上検出回路３０６、消去回路３０
７Ａ、データ入力回路３０７Ｂからなる桁上部分
の実際を示す。 第３図Ａと第８図との対応を示すと、シフトレ
ジスタ３０４は８０４，８２１，８２２，８２
３，８２４で構成され、加算回路３０５は８０
５，８０９，８１１で構成され、消去回路３０７
Ａは８０７Ａ、データ入力回路３０７Ｂは８０７
Ｂにあたり、桁上検出回路３０６は８０６にあた
る。８０４は60ビツトのシフトレジスタで、８０
５

【表】 は加算器であつてＳ＝α・＋・β、Ｃ＝α・
βなる関係になつており、αとβの２進数値の加
算の場合の和信号がＳ、桁上信号がＣになつてい
る。ここでα，βは加算器８０５の入力である。
桁上信号Ｃの出力はシフトレジスタで１ビツト遅
延されて桁上信号８１１となり、ORゲート８０
９を介して計数の１つだけ上位桁のタイミングで
加算される。桁上信号８１１と別の加算信号Ｘの
重なりがないかぎりにおいて、ORゲート８０９
も加算の機能を果す。重なりがないのでORゲー
ト８０９における桁上を考慮する必要はない。60
ビツトシフトレジスタ８０４及び加算器８０５の
後に続くシフトレジスタ８２４，８２３，８２
２，８２１は、第６図Ａのクロツク信号φ₁，φ₂
でシフトされる。シフトは前段の出力Q_iをクロツ
ク信号φ₁のタイミングでデータD_i+1として読取
り、クロツク信号φ₂のタイミングで次段へ出力
Q_i+1として出力するｉ＋１番目のデータタイプフ
リツプ（ｉ＝１、２、３…63）の動作として一般
的に説明できる。第８図でデジツトパルスD₁₅は
アラームの時の桁で、“13”、“15”及び“14”、
“15”をD₁₅・｛Q₆₅・Q₆₄・（Q₆₃＋₆₃）・Q₆₂＋
Q₆₅・Q₆₄・Q₆₃・（Q₆₂＋₆₂）｝＝１なる論理式が
成立つとして検出し、これをデータ入力として
T₈φ₁なるタイミングでデータタイプフリツプフ
ロツプに読込み、T₁φ₂のタイミングで読出す。
第８図ではこのT₈φ₁読込みT₁φ₂読出しのフリツ
プフロツプを略記して812の如く描いてある。上
記のアラーム時桁の信号はD₁₅T₈φ₁のタイミング
で検出され、デジツトパルスD₁₆と一致するタイ
ミングングでW₁として読出されＹに加えられる。
以下同様に、デジツトパルスD₁₀の１日桁の“０
日”が検出されてデジツトパルスD₁₁のタイミン
グ信号が作られる。月、日、曜、時は桁上後の自
桁が“１”に設定されねばならないから、これら
の桁上をまとめて（D₇＋D₉＋D₁₂＋“０日”・D₁₁）
のタイミングのデータの“０”及び“13以上”が
検出されて桁上及び自桁を“１”に設定する信号
W₂が作られる。信号W₂は加算信号T₁W₂として
Ｘ及びW₂のままで消去信号Ｙに加えられて、桁
上及び自桁の“０”セツトを行ない、更にT₁な
るタイミングがかけられて“１”の設定信号ｚに
加えられる。デジツトパルスD₉は「１〜７」の
８進であるから“13以上”の検出の作用の部分は
意味を持たない。W₃は自桁を“０”に、次桁
（時間的に後の桁で上位桁になる）への桁上を
“１”だけ行なうグループをまとめたもので、４
進の10日（D₁₁）、６進の10秒、10分、アラーム
10分桁（D₄，D₆，D₁₄）、10進の１秒、１分、１
日、アラーム１分桁（D₃，D₅，D₁₀，D₁₃）、２進
のPM桁（D₈）の各々桁上を行うべき数以上の数
である事を検出してW₃とする。W₃はT₁W₃とし
てＸに加えられ、又W₃のままＹに加えられる。 時及びアラームの時桁の11時→12時の変り目を
検出してW₄とし、PM及びアラームPM桁上を行
なう（D₁₅，D₇）。これには11時を検出してラツ
チに記憶し、11時でなくなる時をラツチ出力を論
理回路により微分して、ラツチ出力の立下りに同
期した信号を作つても良い。日付の桁上は、ラツ
チを用いて大の月、２月、30日、20日を記憶して
おき、１日桁（D₁₀）のタイミングで｛（大の月
の32日以上）＋（小の月の31日以上）＋（２月の30日
以上）＋（平年の２月28日からの変り目）｝を検出
して、日桁を１日に設定し、月桁へ桁上を行な
う。 第９図Ａは、本発明における時計のシステムの
回路構成例で、時刻情報の設定にかかわる機構で
ある。S_H，S_M，S_K，S_Dは設定すべきデータを指
定するための入力端子で、巾の細いリセツトパル
スにより常時リセツトされているフリツプフロツ
プの出力端に接続され、低入力インピーダンス
で、論理レベルは“Ｌ”である。S_Hは12進又は13
進桁を指定し、S_Mは60進桁又は28、29、30、31
進桁を指定し、S_Kは保持時刻KTの秒、分、時、
PMを指定し、S_Dは日付桁の日、月、曜を指定す
ると考えておおむね正しい。S_UO，S_UTは時計の時
刻設定を可能とするアンロツクスイツチ入力端で
あるS_UTの入力端に論理レベル設定の入力端回路
が接続されていないのは、S_UTを例えばS_Kとし接
続して用いる場合の都合である。 S_U1，S_U2は設定データを作成するデータ入力端
である。本発明の時計のシステムは、S_U1，S_U2の
入力信号を論理回路により微分してS_U1↑，S_U2↑
を作成し、操作者の任意のスピードでデータ設定
できるようにしてある。もちろんS_U1，S_U2を別の
信号源と接続して、一定の周波数で早送りさせる
こともできる。 第９図ＡのS₁，S₂はそれぞれS_U1，S_U2の微分信
号で、立上りがデジツトパルスD₁の立上りに同
期し、デジツトパルスD₁のくり返し周期と等し
い巾のパルスである。 次に設定桁の選択について説明する。保持時刻
の“分”桁は_H・S_M・S_K・_D・ULの状態の信
号S₁で修正される。設定桁の選択された状態はデ
ータタイプフリツプフロツプ８１２ａで１ビツト
遅延されてゲート９０１で“１”を設定するよう
タイミングが指定されて、ORゲートで加算さ
れ、該ORゲート９０３の出力Ｘが加算器へ加え
られる。ORゲート９０３の入力パルスは全て位
相が異なり重なる事がないので、桁上なしの単純
なORゲートによる信号加算ができる。データタ
イプフリツプフロツプ８１２ａは、設定桁選択の
スイツチ入力の論理レベルの変り目が時計のシス
テムと独立であるので、操作の確実さのために同
期化する働きを持つている。又雑音除去効果もあ
る。同様にして保持時刻の“時”及び“PM”は
S_H・_M・S_K・_D・UL、日付の“日”は_H・
S_M・S_K・S_D・UL、日付の“月”はS_H・_M・
S_K・S_D・UL、アラーム時刻の“分”は_H・
S_M・_K・_D・UL、アラーム時刻の“時”と
“PM”はS_H・_M・_K・_D・ULが“Ｈ”の状態
でSL₂を“Ｌ”→“Ｈ”にすると、所定の桁に１
だけ加算される。 ゲート９０２は桁上禁止のゲートである。正常
動作においては、前述の桁上検出機構から各々の
桁の所定の数値において次の上位桁への桁上信号
が作り出され、加算器により該上位桁データへの
加算が行なわれるが、時計の保持時刻を修正した
り設定しなおす場合には桁上を禁止した方が便利
である。例えば分桁修正で時桁への桁上がある
と、時桁を再設定しなければなくなるからであ
る。 修正桁の選択のゲートから桁上禁止のゲート９
０２へはデータタイプフリツプフロツプを経ずに
直接接続されているが、これは確率的に誤動作を
無視して良いからである。 設定桁の選択において、デジツト信号はデータ
タイプフリツプフロツプ８１２ａで１デジツト遅
れる分だけ早めのタイミングで選定されている。 日付の曜日の設定と、アラームの（一時アラー
ム）／（毎日アラーム）の区別のための“毎日”
指定マークとは、それぞれ_H・_M・S_K・S_D・
UL＝１、_H・_M・_K・_D・UL＝１における
S_U1の“Ｌ”→“Ｈ”によつて設定される。同様
に秒の帰零は２つのモード_H・_M・_K・S_D・
UL及び_H・_M・S_K・_DにおけるS_U2の“Ｌ”
→“Ｈ”の変化で行なわれる。 第９図Ｂは、第９図Ａにおけるタイマー部の具
体的構成の例である。タイマー部は使用者による
修正操作毎に始動して、タイマー時間経過後は回
路をロツクすることにより、不時のスイツチ入力
があつても時計の内部状態が乱されることを防ぐ
ものである。タイマー部はS_UT＝“Ｈ”でスタート
させられ、Ｂ・D₅T₈φ₁なる１分信号とS_D・_Kと
のいずれかで第１段目のフリツプフロツプ９４１
をリセツトする。第１のフリツプフロツプ９４１
の出力Ｑが“Ｈ”になつてからほとんど１分後に
第２のフリツプフロツプ９４２を“Ｈ”にセツト
する。第１のフリツプフロツプ９４１の出力Ｑと
第２のフリツプフロツプ９４２の出力ＱとS_UOと
を加えた出力をアンロツク信号ULとする。第２
のフリツプフロツプ９４２のＱ出力とS_U1との論
理積＝“Ｈ”の信号で、フリツプフロツプ９４１
をセツトし、タイマーがセツトされた状態でS_U1
が“Ｈ”になると更に１分以上の時間タイマーの
セツト状態UL＝“Ｈ”が延長される。タイマーは
S_D・_Kにより強制的にリセツトする事ができる。
このタイマ機構は押ボタン式のスイツチを用いて
データを入力する場合に便利である。例えばいつ
たんS_UTを“Ｈ”にして戻してからS_U1を“Ｌ”
“Ｈ”交互にくり返し変えることによりホールド
機構を持たない簡単なスイツチで時計を操作する
ことができる。フリツプフロツプ９４１，９４２
は共にリセツト優先のタイプである。 第１０図Ａにアラーム機構の回路構成例を示
す。シフトレジスタリングを構成するデータタイ
プフリツプフロツプに既述の如く番号を付した場
合の第60番目のデータ入力をDATA60と記す。
同様に該シフトレジスタリングの第28番目フリツ
プフロツプのデータ入力（これは第29番フリツプ
フロツプの出力に等しい）をDATA28とする。
DATA60とDATA28はエクスクルーシブオアゲ
ート１００４で論理値の不一致が検出され、保持
時刻t_KTとアラーム時刻t_ATとの比較が行なわれる。
DATA60の信号はDATA64の信号より１デジツ
ト分だけ遅延を受けているので、例えばデジツト
パルスD₂のタイミングで見たDATA60は1/256秒
桁、デジツトパルスD₃のタイミングでは1/16秒
桁を示す。同様にD₆，D₇，D₈，D₉の各タイミン
グにおいて、DATA60は保持時刻の分、10分、
時、PM記号を示し、一方データ28はDATA60よ
り32ビツト分すなわち８デジツト分遅延を受けて
いるので、DATA28は各々アラームタイムの分、
10分、時、PMおよび他の記号を示す。 時刻の一致検出は、セツト優先フリツプフロツ
プ１００３をD₅T₈φ₁のタイミングでセツトして
おき、前記不一致検出のエクスクルーシブオア回
路１００４の不一致出力でフリツプフロツプ１０
０３をリセツトする。t_KT＝t_ATであればD₆〜D₉の
タイミングの期間フリツプフロツプ１００３はセ
ツト状態のままである。正確にはD₉T₂φ₁のタイ
ミングまで保持時刻t_KTとアラーム時刻t_ATとを比
較する。データタイプフリツプフロツプ１００５
でD₉T₄φ₁のタイミングで前記１００３のフリツ
プフロツプの出力の内容を読取るが、１００４の
ゲートによる保持時刻t_KTとアラーム時刻t_ATの比
較からフリツプフロツプ１００５の読取りまでの
遅延があるので、結果としてDATA60と
DATA28とはD₆T₁φ₁からD₉T₂φ₁までの間比較
されることになる。DATA60の信号D₉T₂φ₁のタ
イミングの値は常時“Ｌ”、DATA28の信号の
D₉T₂φ₁のタイミングの値も常時“Ｌ”となるが、
外部よりDIN端子を通じて強制的にシフトレジ
スタの内容をセツトする場合には、D₉T₂φ₁にお
いてDATA60≠DATA28の関係に設定できる。 アラーム一致はフリツプフロツプ１００５の出
力論理値が“Ｈ”である事によつて示され、これ
はt_KT＝t_ATである時間、すなわち分単位の比較で
あるから１分間だけ連続的に“Ｈ”となり、他で
は“Ｌ”である。フリツプフロツプ１００５の出
力の“Ｌ”→“Ｈ”への立上りでフリツプフロツ
プ１００６をトリガセツトする。該フリツプフロ
ツプの出力はアラームの音出力を指令し、本発明
の構成では2048Hzと１Hzのデユーテイー25％の信
号とで複変調している。この複変調出力を更に数
Hzで変調して音声化するとコオロギの鳴声の如く
にでき、更に刺激が少なくかつ注意を引くアラー
ム信号となる。フリツプフロツプ１００６の立上
りにより、フリツプフロツプ１００７をトリガセ
ツトする。フリツプフロツプ１００７の出力Ｆは
時計の表示面のフラツシングを指令する。フリツ
プフロツプ１００６及び１００７は共に時計のデ
ータ入力S₁，S₂及びSTOP入力により優先的にリ
セツトされる。これにより時計使用者はアラーム
の確認を時計に伝達でき、時計はこれに警報の中
止をもつて応答する。アラームに確認操作をほど
こさない場合も、アラーム信号出力は１分間で自
動的に停止する。これは電池の消耗を防ぎ、かつ
他への騒音とならないために必要である。この場
合でもフラツシングは停止せずに行なわれ、確認
されてはじめて停止する。フリツプフロツプ１０
０６はゲート１００８からアラーム一致１分後の
信号を受け、強制的にリセツトする。フリツプフ
ロツプ１００５の出力はデータタイプフリツプフ
ロツプ１００９で遅延を受けて読みこまれ、ゲー
ト１０１０はフリツプフロツプ１００５と１００
９の出力からt_KT＝t_ATの一致信号（１分巾）の立
下りを検出している。DATA28は、D₉T₈φ₁なる
タイミングで毎日アラームの場合にその設定を検
出し、D₁₀→D₈の巾を持つた消去禁止信号を作成
する。フリツプフロツプ１００６のアラーム一致
信号ALDETと、上記消去禁止信号の論理否定出
力Q_ERと修正アンロツク信号ULとデジツトタイ
ミング信号と、アラームタイム０時を示すt_ATOと
から消去信号ERASEがERASE＝（D₁₄＋D₁₅＋
D₁₆＋D₁T₈）・・｛t_ATO＋Q_ER・ALDET｝なる
関係で作成される。 第１０図Ｂは、Ｃ／MOS構成のリセツト優先
及びセツトとリセツト優先なしのクロツク化され
たフリツプフロツプの回路構成の例を示す。 以上の説明により、本発明の時計構成例におけ
る時間基準信号の発生、タイミング信号の発生、
計時計数器の構成、操作入力端の構成、アラーム
機構構成、及び全体の基本的な動作が示された。
時計における時刻情報の表示方法には種種あり、
時刻の表示は時刻の保持同様時計として重要な機
能であるが、個々の表示方式により変化が多様で
あるから、表示駆動回路は表示方式により交換可
能としなければならない。従つて本時計構成にお
いては、表示駆動回路と計時・操作の本体回路と
は別の集積回路にしてある。しかし、本体回路が
表示の方法について何らかの情報を表示回路に伝
達してやる事は必要で、本システムにおいても表
示データの選定情報を伝達し、かつ表示データ自
体も変調している。本発明の時計システムにおい
て、最も普通の構成において、第１桁の４ビツト
で表示面の記号により情報を表示し、第２桁、第
３桁、第４桁で各々０〜12、０〜９、０〜９の数
字により情報を表示し、第５桁はアナログ式に０
〜６、１〜７に相当する数情報をフラツシングセ
グメントの位置によつて表示する。第５桁は７セ
グメントの数字表示にも表示回路側で切り換えら
れる。 本発明の時計システムにおいては、時計の表示
面を３つの状態すなわち保持時刻表示、アラーム
時刻表示、日付表示に切換えると共に、表示面の
表情を変えて識別を容易にする考えのもとに表示
駆動回路のデコーダは多状態を識別するように作
られ、表示データを本体回路で変調することによ
り表示の反転、消去、変形ができる。また修正桁
を選択した場合に、該桁をフラツシングさせて表
示することも行う。これら表示の変調に関して、
第１１図Ａで、またその他の付加的な回路・機能
に関し、第１１図Ｂで説明する。 第１１図Ａで１１０１のマトリツクス表現で描
かれている部分が主に表示データの変調を行う。
マトリツクスの意味するところは、縦の列の下側
に記された信号と横の行の右側に記された信号と
の組合せが交点で示され、〇印で囲まれた交点が
選択された組合せとして論理積が作られマトリツ
クス上部に描かれ示されるごとく、各交点に対応
する論理積の和が作られ、データタイプフリツプ
フロツプ列で波形の整形と１デジツト分４ビツト
の遅延がそれてから間欠化ゲート１１０３で間欠
化され、１秒間に16回４ｍsecの時間巾で送出さ
れる。間欠化された信号には△印の印を付けてあ
る。第３図Ａにおける時計の基本的な構成要素、
すなわちシフトレジスタ３０４、加算回路３０
５、桁上検出回路３０６、データ入力回路３０７
等は、例えば16KHz等の高いクロツク周波数で常
にデータの更新や伝送を行なつているが、表示部
や付加機構部へのデータ伝送は必ずしも常時行な
わなくてもよく、必要な時のみ行なえばよい。
Ｃ／MOS−ICによる論理回路システムの消費電
流は、回路の平均動作周波数に比例するので、デ
ータ伝送の頻度を下げれば消費電流が節約でき
る。例えば秒データの１秒桁の変化は１秒に１回
であり、秒データの伝送は、データの変化に十分
追随するよう１秒に10数回程度、間欠的に行なえ
ばこと足りる。そこで本願の構成では、第３図Ａ
の間欠化回路３０８により、データを前記のごと
く１秒間に16回、４ｍsec幅に間欠化して送出し、
それ以外の時間はデータの送出を休止する。もち
ろんこの４ｍsecに区切られた時間内において、
各部は上記のような高いクロツク周波数で動作し
ているのであるが、休止時間をも含めた全時間で
平均して考えれば、クロツク周波数を下げたこと
と等価であり、これによつて、この部分の消費電
力は約1/16になる。間欠化回路３０８の具体的構
成を第１１図Ａ中で囲つて同じく３０８で示す
が、同図左上の△つきD_ATAは、そのように間欠
化された信号である。データのほか、関連するク
ロツク信号もゲート１１０４，１１０５，１１０
６によりT₈，φ₁，φ₂（いずれも△つき）等の間欠
化信号に変換して回路操作に用いる。このように
データの授受を間欠化することにより、消費電流
を格段に減少できる。本時計のシステムで第１１
図Ａの他マトリツクス表現で記してあるのは単に
見易さのためばかりでなく、構成そのものを例え
ばマトリツクス状のリードオンリーメモリ
（ROM）で実現化し、時計の仕様の多様化並び
に仕様の変更を容易にするという事をも表わすも
のである。Ｃ／MOS ICに於てクロツク信号を巧
妙に利用したダイナミツクなROMを小占有面積
で構成することができる現状から考えて、適当な
構成法である。マトリツクス１１０１の行の右側
にはその行の上の交点の選択の理由あるいは目的
を記してある。第１０図Ａで示されている、
DATA60なるシフトレジスタリングの出力は本
システムの基準となつているQ₁なるシフトレジ
スタリング出力より１デジツトだけ遅延を受けて
いるので、マトリツクス１１０１のデジツト信号
の添字は本システムの他の桁上等の部分でQ₁信
号処理に用いられているデジツト信号の添字より
も１だけ大になつている。１１０７のゲートの出
力とマトリツクス１１０１の出力とは加算され、
これによつて表示信号の変調が行われているが、
１１０７のゲートでは特定の桁の特定のデータを
強制的に“Ｌ”とし、マトリツクス１１０１によ
つて指定のデータを“Ｈ”にする事を所定のモー
ドで行うことにより変調する。φ₁Hzは第１１図
Ａのラツチ１１０８で作成され、ゲート１１０
９，１１１０によつて変調用の位相を異にする信
号φ_1F，φ_1Gになる。Ｆはアラーム一致出力のフラ
ツシング信号、Ｇは第９図Ａ左下に示されるフラ
ツシユ禁止信号である。端子１１１１は連続化端
子でBD₃T₈なる巾の細い１Hz信号で連続的にリ
セツトされるリセツトフリツプフロツプ１１１４
のＱ出力により常時“Ｌ”に設定されている。第
８図右下のCONTA出力はシフトレジスタの1/16
秒桁が“０”なる計数状態になつた瞬間を検出し
て得られるもので、この信号を用いて第１１図Ａ
の間欠化回路３０８中のラツチ１１１２により所
定の1/16秒桁が“０”になつた瞬間から７ビツト
半遅れたφ₁同期の約４ｍsecの１メモリサイクル
巾の信号を作成し該信号とφ₂との論理積を作る
ことにより間欠化に際して雑音成分の派生しな
い、クロツク信号を得るものである。ラツチ１１
１２の出力と連続化設定端子１１１１の和信号は
更にφ₂をクロツク信号とするラツチ１１１３で
読み直されてφ₂同期で1/16秒桁が“０”になつ
て正確に８ビツト遅れた１メモリサイクル巾の信
号を作成し、T₈，φ₁および１１０２のシフトレ
ジスタ出力のDATA信号を、間欠化ゲート１１
０５，１１０６及び１１０３により１秒間に16回
送出の間欠出力とする。 第１１図Ｂは本時計システムのフレキシブル化
のための付加的フリツプフロツプ式計数器であ
る。１２１１のゲート出力は常時“Ｈ”で１秒間
に８回短時間“Ｌ”になる。この“Ｌ”の期間に
フリツプフロツプ１１２２，１１２３は優先的に
セツトされ、F_B＝“Ｌ”、F_C＝“Ｌ”となる。_Rを
“Ｈ”に接続するとゲート１１２１は_Rがオープ
ンで“Ｌ”になるはずの期間だけシヨートされた
ことになり、電流が流れるが、平均電流で100nA
以下にできる。_R＝“Ｈ”ではフリツプフロツプ
１１２２，１１２３は計数動作を行ない、計数
“０”でF_A＝“Ｌ”、F_B＝“Ｌ”とすると、 計数０ではF_B＝“Ｌ”、F_C＝“Ｌ” 計数１ではF_B＝“Ｈ”、F_C＝“Ｌ” 計数２ではF_B＝“Ｌ”、F_C＝“Ｈ” 計数３ではF_B＝“Ｈ”、F_C＝“Ｈ” となる。_R端子を“Ｌ”に設定することと、オ
ープンで放置することとは等価の動作となる。
_Ｒはまた８Hzの信号源にもなつている。 同様に本システムのフレキシビリテイ増加の為
のNORゲートおよびNANDゲートが、同一IC内
に用意されている。 第１２図は本時計回路システムの温度補償回路
例を示すものである。 データタイプフリツプフロツプ１２０１，１２
０２のうち、１２０１の入力データQ₆₄は、計時
のシフトレジスタリングの第64番目データタイプ
フリツプフロツプの出力である。１２０３のゲー
トにより、保持時刻の１分桁の変化毎にシフトレ
ジスタリングの１メモリサイクル相当の４ｍsec
の信号M_THが得られる。測温温度補償回路１２３
０はM_TH＝“Ｈ”の度に間欠的に測温部１２３１
によつて温度を測定し、その結果既知の水晶の温
度特性にしたがつた補正すべき周波数微調の量
を、デジタルコードで１２３２なる温補信号発生
機構により作成する。DW_1/2，DW１，DW２な
る３つの入力端は、M_TH＝“Ｈ”において前記周
波数微調信号を受け取り、M_TH・D₃のタイミング
で各々の入力信号に対応するメモリ用ラツチ１２
２５，１２２１，１２２２にデータを読み込む。
該３個のラツチの出力W_1/2，Ｗ１，DW２は、
M_TH・D₃のタイミング毎に更新される時間的に連
続な信号になつており、このラツチ出力を用いて
周波数微調信号F_THを作成している。自明のこと
ではあるが、ラツチ１２２５，１２２１，１２２
２を省略し、M_TH＝“Ｈ”のタイミングにおいて
のみF_THを作成するような構成も可能である。一
般に時計周囲温度追従の特定数は数分乃至数十分
程度に設定することが出来るので、M_THは５分乃
至10分位で充分であり、その場合にF_THによる周
波数微調信号パルスの分布が時間的に均一な程周
波数調整の結果の確認に要する時間が少くて済む
ので、M_TH＝“Ｈ”でまとめて調整するよりラツ
チ等の記憶素子を採用して連続的に調整する方法
のほうが便利である。また、DW_1/2，DW１，
DW２、に相当する周波数調整用の入力信号をタ
イムシリアル信号として入力するようにすれば数
少い端子で微細な周波数調整が出来るが、その場
合にはラツチ、シフトレジスタ等何らかの記憶素
子が必要となる。本時計システムに、オプシヨン
的に周波数微調および温度調整用回路を用いる場
合の一例として、DATA−IN端子（第３図Ａお
よび第８図）にD₁出力を接続してアラーム時刻
データとしての一致検出機構を殺し、周波数微調
用のデータをアラームの時および分桁に記憶させ
る利用法もある。１２０５なる（D₃＋D₅）のパ
ルスは、フリツプフロツプ１２０７によつて
（D₄＋D₆）のパルスに変えられ、 W_T＝W_1/2・（D₃＋D₅）・T₁・φ₁＋W₁・（D₃＋D₅）・（T
₂＋T₄）・φ₁＋W₂・（D₄＋D₆）・φ₁ なる信号W_Tがゲート１２０８で作成され、トグ
ルフリツプフロツプ１２０９により1/2の周波数
に分周された後F_THとして出力される。F_THは抵抗
１２１６とF₁の入力端子容量による遅延を受け
て、１２１３，１２１４なる周波数加算用
EXCLUSIVE−ORゲートにより水晶発振器出力
１２１５と周波数加算され、時計のタイミング信
号発生に用いられる。F₂入力信号は別のオプシ
ヨン回路からの周波数合せ込み用信号を受け入れ
る入力端子である。１２３０で示される温度補償
回路を取り除いて、DW_1/2，DW１，DW２で時
計としての歩度調整をおこなうことも出来る。
D₁₁出力１２１０は月日表示を指定するデジツト
信号で、余分の駆動回路および表示素子を用意す
ると、切換表示による日付表示だけでなく、常時
月日曜を表示させる事が出来るものである。 第１３図は第３図Ｃの表示駆動用ICの具体的
回路例である。 第３図Ｃのレベルシフト回路３３０、シリアル
データ・パラレル化回路３３２、デコーダ回路３
３４、ラツチ回路３３５、ドライバ回路３３６は
第１３図に示す通りである。 第１３図Ａの回路は液晶表示素子を交流駆動出
来るように作られており、液晶駆動用の電圧源に
接続して用いる場合の為の論理レベル変換回路も
備えている。１３０１はレベル変換回路である。
計時ICからの信号はV_DD（０ボルト）と、V_SS1（−
1.5ボルト）との間の電位で変化するが、これを
V_DD（０ボルト）とV_SS2（−５ボルト）の間の論理
振幅の信号に変換する必要がある。レベル変換回
路をＣ／MOS回路で構成するには工夫を要する
が、１つの方法としては、２つのNANDゲート
を用意し、一方の出力を他方の１つの入力に接続
してなる負論理セツトリセツトタイプＣ／MOS
フリツプフロツプの電源電圧を、変換すべき大論
理振幅用の負電圧、例えば第１３図Ａにおける−
５ボルトにし、セツト入力は−1.5ボルトとして、
リセツト入力にはセツト入力の反転信号を入力す
るようにすると、該フリツプフロツプの出力論理
レベルは大振幅の論理レベルに変換される。この
場合、ＰチヤネルFETのON抵抗はＮチヤネル
FETのON抵抗よりも低くなるようにする必要が
ある。 別の１つの方法としては、大振幅論理の電源電
圧で駆動されるインバータを、抵抗を介して２個
或は偶数個リング状に接続し、奇数個のインバー
タを間にはさんでセツトおよびリセツト用の２個
所で、インバータのゲート電位をセツトおよびリ
セツト用の別のFETのいずれかにより強制的に
一方の電位に短絡することによつて実現出来る。
論理レベル変換回路はIC中で占有面積が大にな
ることからその使用個数の減少が要求され、一方
消費電力を減少する為には論理レベル変換回路の
論理変化の数の単位時間当りの積算回数が少なく
なる事が要求される。第１３図Ａにおいて論理レ
ベル変換回路の個数を少なくし、かつ消費電力を
減ずるためには、変換回路を入力端子のすぐ後に
配置し、また１３８１乃至１３８７の箇所に、本
格的な変換回路でなく前記のセツトリセツト型の
フリツプフロツプによるラツチ回路を用いるのが
有利である。前述のセツト信号SETとリセツト
信号RESを完全な反転関係SET＝でなくて、
共に共通のクロツク信号のφ_clとの論理積の項を
持つSET＝φ_cl・DQ、RES＝φ_cl・のような関
係にしてやればよい。第１３図では入力端子の直
後に論理レベル変換回路を設置してある。１３０
１と等しい図形はすべて論理レベル変換回路であ
る。第１３図のDATA−IN入力はフリツプフロ
ツプ１３０２，１３０３，１３０４からなるシフ
トレジスタによりタイムシリアル信号からパラレ
ル信号に変えられ、デコーダ１３０５および１３
０６に入力される。デコーダ１３０５および１３
０６の出力コードを第２表に示す。デコーダ１３
０５および１３０６の内部は、４ビツトの（P₁、
P₂、P₄、P₈）の2⁴の組合せ状態から、デジタル
表示用８セグメントａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ
およびアナログ表示用の７セグメントへの写像を
与えるもので、AND−ORゲートの集まりであ
る。 デコーダのＣ／MOS IC化においては、Ｐまた
はＮの一方のタイプのFETだけでマトリクスを
組み、微小容量のコンデンサにまず所定の放電を
行ない、次にこれをAND−ORFETマトリクス
回路で充電させ、ただちにラツチにその結果を読
み取らせるが如きダイナミツクデコーダ構成によ
り、かなりコンパクトに実現化される。第１３図
では１３０７なる切換回路をS_DEなるデジタル／
アナログ切換指定用の信号により制御して１３８
６のラツチに入る信号をデジタル／アナログに自
由に切換えて使用できるようにしてある。実際に
は切換回路１３０７とデコーダ１３０６および１
３０５とを一緒にした５ビツトのデコーダを１３
０６の代りに用いてもよい。デジタル表示を指定
すると、第１３図のデコーダでは

【表】

【表】 時・分・記号の他に10秒桁をデジタルで表示しな
がらフラツシングさせることになる。デジタル表
示に指定できるようにしてあるのは、オプシヨン
などでデータを数字で表示したい場合にもすべて
同一の表示駆動ICを用いる事が出来るようにし
て、ICの量産効果によるコストダウンを狙える
ようにしたことと、クロノグラフオプシヨン等の
デジタル表示データの多い場合の使用ICの数を
少くする為でもある。ラツチ１３８７はφ_LCなる
交流駆動信号に遅延を与える為のものである。
φ_LCの遅延を受けた信号をφL^*C^*とすると、１３
９１のAND−ORゲートにより点灯すべきセグメ
ント出力端子にはL^*C^*が、消灯すべきセグメ
ント出力端子にはφ_LCが出力される。共通電極信
号φ_COMにはφ_LCが印加されるから消灯セグメント
の両端には等しい電位が与えられ、該セグメント
表示素子は短絡状態となる。点灯状態ではセグメ
ントの両端の電位の差は（L^*C^*−φ_LC）とな
り、大部分の時間は電源電圧を片振幅とする交流
電圧が印加され、印加電圧の切換り時に短時間駆
動回路の電源を経由しない短絡回路が形成され、
容量性表示素子の充電電荷を電源電力消費なしに
放電出来、結果として通常の電源経由の充電の場
合に比較して50％の表示電力節約が行なわれる。 第３図Ｂのオプシヨン回路例の詳細を第１４図
Ａ乃至第１４図Ｑに示す。 第１４図Ａはマルチアラームオプシヨン回路の
構成例を示す図である。回路図中央部のシフトレ
ジスタは111〜448まで番号が付けられたデータタ
イプフリツプフロツプ64個で構成されている。途
中A_XOおよびA_XIなる２つの端子でリングが切断
されているが、これは別にシフトレジスタが増設
出来るようにしたもので、増設しない場合はA_XO
とA_XIとを直接結線で接続しておく。D_puT出力は
既説明の本体システムのDATA−INに接続され、
D_CL出力は本体システムのDATA CLに（第３図
Ａ参照）。D_INには本体システムのDATAOUTが
接続される。φ^* ₂およびContφは更に別のオプシ
ヨンシステムを用いる場合の為の予備信号であ
る。第１４図ＡのD_IN，φ₁，φ₂、は間欠化された
信号であるから本体と一緒に考える場合には区別
に注意を要する。オプシヨンシステムとしては、
間欠・連続の区別なく正常な動作がおこなわれる
よう構成されている。 第１４図Ｂ、第１４図Ｃにそれぞれタイミング
信号S_B，S_Aの作成回路図を示す。ゲート１４０
１は、本発明の時計システムに送るデータのアラ
ームタイム部分のデータの変調を行う。ゲート群
１４０２は、本発明の時計システムのアラームデ
ータへオプシヨンデータを強制的に書き込むタイ
ミングS_Bを作成する。ゲート群１４０３は、本発
明による時計システムのデータを第１４図Ａ乃至
第１４図Ｑで示されるオプシヨン回路のシフトレ
ジスタに読込むタイミングS_A信号を作成するも
のである。基本的にタイミング信号S_A，S_Bも本
装置のアラームデータ部４デジツトのタイミング
であるが、本体のDATA OUTと本装置の
DATA INとは、DATA OUTの方が４ビツト
分遅延を受けているので、S_AとS_Bとはタイミン
グのずれを生じている。本装置から送出されるク
ロツクパルスは１秒間に16回、64ビツト分出力さ
れるが、オプシヨンのアラームデータを順次本装
置アラームデータ部に送り込んで、本装置で時刻
の検出を行なわせるために、オプシヨンと本装置
のシフトレジスタの相対的な位相関係は毎回４デ
ジツトずつシフトしなければならない。 従つてクロツクコントロールゲート１４１０に
より、クロツクパルスの64ビツト分のうち16ビツ
ト分を除去している。除去信号はCONTφで、こ
れは第１４図Ｄで作られている。ゲート１４０４
は、月日アラームにおける日付一致信号を受け
て、日付指定のアラームデータを消去するゲート
である。ゲート１４０５，１４０６は、アラーム
データの記号部にデータを書き込むゲートであつ
て、ノーマルアラーム、毎日アラーム、日付条件
付アラームを指定する。ALD，ALD，ALI
，ALIは第１４図Ｍで作成されている。ゲー
ト１４０７は、本体からの新らしいデータをオプ
シヨンシフトレジスタに読込むか、オプシヨンシ
フトレジスタを閉鎖的にリングメモリとして動作
させるかを切換える。ゲート１４０８はアラーム
データの“０”時（空データ）を検出し、１４１
１のゲートは消去状態“15”時を検出する。第１
４図Ｄはマニアルシフト回路を示しマニアルシフ
ト回路１４２０の機能はマルチアラーム表示状態
において既に設定してある表示データを確認し、
修正し、他の既設定データの内容を確認するため
のデータのシフトに関するものである。MS_INの
端子をS_UTと接続し、“Ｌ”→“Ｈ”にするごとに
データが１つずつ順に送られるので、マルチアラ
ームデータを手送りしながら確認でき、更に多数
のデータを一覧したい場合は２秒以上“Ｈ”のま
まにすると、今度は自動的にデータが１Hzで早送
りされ、“Ｈ”→“Ｌ”に戻すと直にデータの自
動シフトが停止する。ゲート１４２２は手送り信
号の“Ｌ”→“Ｈ”に同期したパルスを作成する
回路、１４２１は自動送り用のタイマ回路であ
る。１４２１、１４２２の２種類のシフト信号
は、以降１４２３のゲートでタイミングが設定さ
れてシフトレジスタのクロツクパルスを制御する
信号CONTφになる。第１４図Ｅはタイミング信
号再生回路を示し１４３０の回路はD₁₁なる基準
のデジツトパルスと、昇圧用のφ_UC1，φ_UC2とから
16個のラツチ回路を用いてデジツトパルスD₁〜
D₁₆を再成する。φ_UC1の立上り及び立下りはT₁に
同期しているので、φ_UC1とφ_UC2とφ₂，φ₁から１４
３１の回路によりT₁〜T₈のタイミング信号を再
生できる。第１４図Ｆは連結マーク消去回路で１
４２４の回路は、本体データの月日信号と、オプ
シヨンの月日付アラームデータの月日とを比較
し、一致する場合にアラームの月日データ及び月
日データと時刻アラームデータの結合を意味する
所のアラームの記号データのT₂のタイミングの
部分すなわち連結マークを消去する。 第１４図Ｇは、アラームデータ消去回路で、１
４２５の回路はオプシヨンのアラームデータを消
去する回路で、本体の保持時刻と一致するアラー
ムデータを消去する。これは、通常動作状態にお
いて、オプシヨンのアラームデータを強制的に本
体アラームデータの部分に入力するようにしてい
るため、本体で一致アラームを消去しても、オプ
シヨンの該当するアラームデータが消去されない
ので必要である。第１４図Ｊは、シフト停止指令
回路で１４２６のSRG−STOPのゲート回路は、
アラーム時刻修正・設定状態及びアラームタイム
と保持時刻の一致を検出した場合に、本体とアラ
ームとのシフトレジスタの相対的な関係を不動に
し、本体のスイツチ操作で作成されるアラームタ
イムデータが正しくオプシヨンの該当データに転
写され、或はオプシヨンと本体のアラームデータ
の消去が一致しているために必要なシフト停止指
令回路である。 第１４図Ｈはアラームデータ検出回路でゲート
１４２７は、本体時計がアラームデータ修正状態
であることを検出する回路である。 時計のICの端子数はできるかぎり少なくした
方がICを安価に構成できる事、IC相互の配線の
数も少ない程時計組立上有利なため、本体のシス
テムがいかなる状態にあるかを本体DATA出力
の変調の状態から知る必要がある。第１４図Ｉ
は、同期信号作成回路でDINのデータ入力信
号から、１Hzの信号を検出し、その立上りと立下
りから２Hzの₃信号及びその遅延信号₄及び１
Hzの半周期だけ相異なる₁，₂の信号を作成す
る。この₃なる信号は、表示フラツシングの１
Hzの信号と重ならないので、₃に同期して本体
システムDATA出力から取出される情報はフラ
ツシングの影響を受けない正しい情報となる。
₃と同期して検出しないと、修正桁のフラツシ
ングや、アラーム一致のフラツシングのための本
体システム出力データの全フラツシング変調の影
響を受けて誤まつた情報を読取つてしまう。第１
４図Ｋは、KT検出回路図で表示用デジツトD_D
は、本体システムの表示状態によつてD₁₁では日
付、D₅では保持時刻t_KT、D₁₃ではアラーム時刻
t_ATの表示となる。 第１４図Ｌは、信号送受タイミング作成回路で
１４５１は本体時計システムとオプシヨンとの信
号の送受タイミングを作成する。第１４図Ｍは、
記号設定回路で回路１４５２はアラームデータの
記号の設定を行うデータALD，ALD及びデ
ータ読込信号ALI，ALIの作成回路である。
第１４図Ｎは、付加ゲート回路で１４５３はオプ
シヨン用の付加ゲートでIC機能のフレキシビリ
テイを増すためのものである。第１４図Ｏは、各
種タイミング信号図である。 第１４図Ｐは、自動緩急回路の例である。ゲー
ト１４６１は１Hz信号を作成し、カウンタ１４６
５の60進演算を駆動する。カウンタ１４６５及び
常時停止の定数カウンタ１４６６はカスケード接
続のフリツプフロツプ６ビツトからなる計数器に
なつており、Q₂₁，Q₂₂，Q₂₃，Q₂₄，Q₂₅，Q₂₆は
それぞれ2⁰、2¹、2³、2₄、2⁵の重みを持つ。同様
にQ₃₁，Q₃₂，Q₃₃，Q₃₄，Q₃₅，Q₃₆もそれぞれ2⁰、
2¹、2²、2³、2⁴、2⁵の重みを持つ、ゲート１４６
２は演算用の早送りゲートである。１４６７はや
はり３ビツトのフリツプフロツプからなる計数器
で、１４６３の午前０時に同期したパルスに同期
して４日に１つずつ計数を進めるデイトカウンタ
である。 通常の状態において、本体のS_U2入力による秒
帰零を行う場合にS_U2を４秒以上20秒以下押し続
ける事により自動緩急信号を識別し秒帰零の丁度
１分後から自動緩急をスタートできる。丁度１週
間後の同じ時刻に再び同様の帰零を行なわせる事
により、１週間の秒誤差がオーバーフローされた
計数器１４６５の値として示されるが、こゝでこ
の１週間後の秒帰零信号により、演算用計数器１
４６５と定数記憶計数器１４６６とを一緒に１４
６２の早送り信号で早送りし、１４６５の計数が
０になつたところで早送りを停止し、１４６６の
計数器の内容が更新されるようにする。例えば１
４６６の計数が57であり演算用計数器１４６５の
計数内容が０である時をスタート時点とし、１週
間の等しい標準時刻において演算用計数器１４６
５が秒の計数の単数＋５を示していたとすると、
₃D₃T₈φ₁のパルスは正規のパルスに対し0.5秒遅
くしているのでこの時計は１週間で６秒進んだこ
とになり、秒自動緩急操作により55秒分早送りさ
れて０を示すようになる。5.5〜6.4は６であると
４捨５入して考えるようにしている。この時に定
数計数器１４６６は55秒早送りされて55＋57＝
112秒となりオーバーフローにより−８秒を示す。
結果として定数計数器１４６６は、１週間の誤差
秒だけ減ぜられる。時計が遅れの場合には定数計
数器１４６６の計数が遅れた秒の分だけ進められ
る。このように計数器１４６５と定数計数器１４
６６で誤差時間を測定している。定数計数器１４
６６の各Q₃₁，Q₃₂，…Q₃₆の値に対し各々時計の
歩度を1/7×10^-5×2⁰、1/7×10^-5×2¹、…1/7×
10^-5×2⁵だけ遅らせれば、時計の自動緩急ができ
る。Q₃₁に対しては1/20Hzを水晶発振器周波数に
加算してやればよい。第１４図Ｑは、周波数調整
用帰還パルス発生回路図で回路１４９０は周波数
微調用加算信号を発生するものである。 本願では、第１４図Ｐに示すように入力識別回
路３２５を通し、UD入力の４秒以上20秒以下
入力継続する状態を線１４８２で検出し、フリツ
プフロツプの出力線１４８３をＨとする。一方そ
の入力以降60秒以内に信号入力がなければ線１４
８４がＨとなり、ゲート１４８５の出力線１４８
６に信号が出力し、自動緩急入力信号がこの入力
識別回路３２５として確認され、自動緩急回路３
２６に伝送される。 自動緩急回路３２６は、デイトカウンタ１４６
７を備え、このカウンタ１４６７にはゲート１４
６３を介して、真夜中の零時に信号が１発入力さ
れる構造になつていて、カウンタ１４６７ではそ
の回数、すなわち日数を計数するようになつてい
る。この実施例では７日経過するとゲート１４８
７でそれを検出し、出力線１４８８がＬとなる。 この状態では、ゲート１４８９が開いているた
め、入力識別回路３２５から伝送されてくる自動
緩急入力信号がゲート１４６２に伝送され、演算
カウンタ１４６５、定数記憶回路１４６６を先に
説明した方式で作動させることになる。 またこのデイカウンタ１４６７は、定数記憶回
路１４６６を早送りさせる信号でリセツトされる
ようになつている。デイカウンタ１４６７がリセ
ツトされるとゲート１４８７の出力線がＨとな
り、ゲート１４９１の出力線１４９２がＬとなる
ことによつてゲート１４６３が閉じるため、デイ
カウンタ１４６７には日数信号が伝送されない。
これは入力識別回路３２５から自動緩急入力信号
が線１４８６に出力し、フリツプフロツプ１４９
３がリセツトされ、ゲート１４９１の出力線１４
９２がＨとなるまで継続するようになつている。 従つて、本願実施例では第１発目の自動緩急入
力信号が入つてからデイカウンタ１４６７が作動
を始め、次の第２発目の自動緩急入力信号が入る
までの時間間隔をここでカウントする構成になつ
ていて、本願では１週間を単位としてその時間間
隔をとるようにしているため、定数記憶回路１４
６６で検出された誤差量を１週間で除する形で修
正量を決めるような構成にしている。 そして、定数記憶回路１４６６のカウンタのそ
れぞれQ₃₁〜Q₃₆の値、すなわち誤差量を、第１
４図Ｑの回路１４９６のように名称タイミング信
号と組み合わせることによつて誤差量を測定期間
で除し、そうして得られた修正量をゲート１４９
７の出力として伝送しF_S1から入力される時間基
準信号に排他的論理ゲート１４９８を介して周波
数加算した帰還信号をF_S0から出力する形になつ
ている。従つて回路１４９６は、誤差量を測定期
間で除して修正量を出す回路となつている。 第１５図は本時計システムの操作を示す図表で
ある。 以上本時計のシステムの概要を示した。本時計
は上記に説明した如く様々な使い方ができ、マル
チアラーム、自動緩急など便利なものである。人
間の行動の周期が１週間であることが多いのでこ
のような１週間の実測携帯誤差から平均歩度を求
め歩度の調整を行うやり方はきわめて実際的であ
る。水晶振動子のエージング等もこの方法により
素人にも容易に調整できる。

【図面の簡単な説明】

図面は本願の一実施例で第１図Ａは時計の本体
システムとオプシヨンシステムとの結合を示す。
第１図Ｂは時計の本体システムの機能ブロツク例
を示す。第２図はオプシヨンと時計と表示駆動の
３つのIC構成によるオプシヨナブル時計の構成
を示す。第３図Ａは時計本体の計時ICの機能ブ
ロツク図である。第３図ＢはオプシヨンICの内
容を示す機能ブロツク図である。第３図Ｃは時計
本体の表示駆動ICの機能ブロツク図である。第
４図Ａ、第４図Ｂ、第４図Ｃ、第４図Ｅ、第４図
Ｆは水晶発振回路構成例である。第４図Ｄは第４
図Ａの各部波形である。第５図Ａ、第５図Ｂはデ
ジタル周波数調整回路の動作説明用ブロツク図、
第５図Ｃはデジタル周波数微調における波形を示
す。第６図Ａはクロツクパルス、第６図Ｂはタイ
ミングパルス、デジツトパルスの各波形の関係を
示す。第７図Ａはクロツクパルス、第７図Ｂはタ
イミングパルス、第７図Ｃはデジツトパルス発生
回路例を示す。第７図Ｄはデータタイプフリツプ
フロツプ回路例を示す。第７図Ｅはラツチと２相
クロツクのデータタイプフリツプフロツプの関係
を示す。第７図Ｆはダイナミツク２相クロツクフ
リツプフロツプの回路構成例を示す。第７図Ｇは
トリガタイプデータタイプフリツプフロツプの構
成を示す。第８図は計時桁上回路例を示す。第９
図Ａは時刻設定回路構成例を示す。第９図Ｂはタ
イマ回路構成例を示す。第１０図Ａはアラーム機
構構成例を示す。第１０図Ｂは２相クロツク式セ
ツトリセツトフリツプフロツプの構成例を示す。
第１１図Ａは出力データ変調回路構成例を示す。
第１１図Ｂは付加計数器構成例を示す。第１２図
は温度補償用信号回路を示す。第１３図は表示駆
動IC回路構成例を示す。第１４図は、オプシヨ
ンICの機能回路図であり、第１４図Ａはオプシ
ヨンシフトレジスタ記憶部を示す。第１４図Ｂ
は、タイミング信号S_Bの作製回路図、第１４図Ｃ
はタイミング信号S_Aの作製回路図、第１４図Ｄ
はマニアルシフト回路図、第１４図Ｅはタイミン
グ信号再生回路図、第１４図Ｆは連結マーク消去
回路図、第１４図Ｇはアラームデータ消去回路
図、第１４図Ｈはアラームデータ検出回路図、第
１４図Ｉは同期信号作製回路図、第１４図Ｊはシ
フト停止指令回路図、第１４図Ｋは保持時刻検出
回路図、第１４図Ｌは信号送受タイミング作成回
路図、第１４図Ｍは信号設定回路図、第１４図Ｎ
は付加ゲート回路図、第１４図Ｏは各種タイミン
グ信号図、第１４図Ｐは自動緩急回路、第１４図
Ｑは周波数調整用帰還パルス発生回路図を示す。
第１５図は時計操作と機能の関係を示す。 １００……オプシヨナブル時計本体、１２０…
…オプシヨン、１０１……時間基準源、１０２…
…計時単位信号発生機構、１０３……計時機構、
１０４……表示駆動機構、１０５……表示素子、
１０６……操作機構、１０７……電気的エネルギ
ー源、１２０……オプシヨン機構。

Claims (1)

【特許請求の範囲】
1. １ 時刻情報及び付加機能の情報を保持する主記
   憶手段と、付加機能の情報量を拡張するための付
   加記憶手段と、該主記憶手段と該付加記憶手段の
   間で情報を時間的に間欠化された信号に変換して
   授受するための信号の間欠化手段と、前記主記憶
   手段に保持された情報に基づく表示駆動信号を出
   力する表示駆動回路と、該表示駆動信号を受けて
   情報を表示する表示素子とを備えたことを特徴と
   する電子時計。