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JPH0298950A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0298950A
JPH0298950A JP63252318A JP25231888A JPH0298950A JP H0298950 A JPH0298950 A JP H0298950A JP 63252318 A JP63252318 A JP 63252318A JP 25231888 A JP25231888 A JP 25231888A JP H0298950 A JPH0298950 A JP H0298950A
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JP
Japan
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bonding pad
bonding
signal
semiconductor substrate
package
Prior art date
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Application number
JP63252318A
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English (en)
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JP2560805B2 (ja
Inventor
Mitsuya Kinoshita
充矢 木下
Narihito Yamagata
整人 山形
Hiroshi Miyamoto
博司 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US07/331,358 priority patent/US4974053A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野１ 本発明は半導体装置に関し、特に、半導体装置のパッケ
ージの一辺のみにリード端子を設けることを要するパッ
ケージ規格と、半導体装置のパッケージの向い合う二辺
にリード端子を設けることを要するパッケージ規格と、
の両者いずれにも適したボンディングパッドの配置を有
する半導体装置に関する。
［従来の技術１ 従来の半導体装置としては、例えば、昭和６３年電子情
報通信学会春季全国大会Ｃ−３０９において示された、
第４図に示すようなものが知られている。第４図におい
て、ｌは半導体基板を表し、半導体基板ｌの長辺方向両
側には複数のボンディングパッドＢが自装置されている
。このような、半導体基板１の長辺方向両側に複数のボ
ンディングパッドを持つ半導体基板１を２０ビン５ＯＪ
（ヌモール・アウトフィン・Ｊ−リーデツド・パッケー
ジ）に実装した状態での部分平面図を第５図に、２０ビ
ンＺ工Ｐ（ジグザグ・インフィン・パッケージ）に実装
した状態での部分平面図を第６図に、それぞれ示す。こ
こで、例えば４ＭビットダイナミックＲＡＭでは、第７
図および第８図に示すように、２０ビンＳＯＪはパッケ
ージの短辺方向の幅が３５０　ｍｉｌすなわち約８．９
ｕの規格があり、２０ビンＺＩＰはパッケージの高さが
４００ｍ１ｌすなわち約８．５Ｍの規格がある。
第５図において、ＳＯ，７２に装着された半導体基板１
の各ボンディングパッド４８〜４ｅ及び６８〜６ｅは、
それぞれパッケージに形成されたリード７にボンディン
グワイヤ８によって結線される。第６図は、半導体基板
１をｚｒｐに実装した状態での配置図であシ、第５図と
同一の部分には同一の番号を付して説明を省略する。
第６図に示す半導体装置においては、パッケージ９長辺
のリード端子を設けていない側にもリード配線が必要と
なシ、一方、前述のようにパッケージの大きさは定めら
れているので、半導体基板１の短辺の長さｌが制限され
、半導体基板１０面積が制約を受けるという問題点があ
る。−例として４１ｉ！ビットダイナミックＲＡＭの場
合を考えると、ソフトエラー等の問題に対して充分な信
頼性ｑ　７４）るために、メモリセルの各々に少なくと
も３０フエムト・ファラド程度のキャパシタ１個を設け
る必要があり、そのためにメモリセ／Ｉ／１個の大きさ
は例えば長辺５μｍ程度短辺２μｍ程度とされている。
しかるに上記のように半導体基板１の短辺の長さｌが制
限されるならば、メモリセルの短辺方向の長さがさらに
厳しく制限され、結果として著しい微細加工が必要とな
る。
上記のような問題点を解決する方法として知られている
、１個の半導体基板の周辺部に同一信号用のボンディン
グパッドを少なくとも２個互いに間隔を隔てて設けたこ
とを特徴とする半導体装置の部分平面図を第９図に示す
。第９図において、１は半導体基板であり、半導体基板
１上の短辺方向の周辺部に第１のＡＯ信号用ボンディン
グパッド１０ａ　、　Ａ　２信号用ボンディングパッド
ｌｏｂ、ＡｌｔＨ’＋用ボンディングパッド１０ｃなど
が互いに間隔を隔てて設けられており、半導体基板１上
の長辺方向の周辺部に第２のＡＯ信号用ボンディングパ
ッドｌｏｄが設けられている。第１のＡＯ信号用ボンデ
ィングパッド１０８と第２０ＡＯ信号用ボンディングパ
ッド１０ｄとは内部配線１１により接続されており、第
１のＡＯ信号用ボンディングパッド１０ａと第２のＡＯ
信号用ボンディングパッド１０ｄとの接続点は内部配Ｍ
ｌｌによりバッファ回路１２に接続されている。
第１０図は、第９図の半導体装置をセラミックパッケー
ジに実装した場合の構造を示す部分平面図である。図に
おいて、半導体基板１がセラミックパッケージ１３に実
装されている。セラミックパッケージ１３の短辺方向の
周辺部に第１のＡＯ信号用ボンディングパッド１０８、
Ａ２信号用ボンディングパッドｆｏｂ、Ａｌ信号用ボン
ディングパッド１０ｃなどと対応するようにＡＯ信号用
端子１４ａ　、　Ａ　２信号用端子１４ｂ、ＡＩ信号用
端子１４ｃなどが互いに間隔を隔てて設けられている。
第１０ＡＯ信号用ボンディングパッド１０ａとＡＯ信号
用端子１４８とはボンディングワイヤ１５ａ　Ｋよシ、
Ａ２信号用ボンディングパッド１０ｂとＡ２信号用端子
１４ｂとはボンディングワイヤ１５ｈにより、Ａ１信号
用ボンディングパッド１０ｃとＡ１信号用端子１４ｃと
はボンディングワイヤ１５ｃによりボンディングされて
いる。この場合、ＡＯ信号用のボンディングパッドとし
て第１のＡＯ信号用ボンディングパッド１０１１を使用
しており、第２の４０信号用ボンディングパッド１０ｄ
はボンディングされていない、また、ＡＯ信号用端子１
４ａ、Ａ２信号用端子１４ｂ、ＡＩ信号用端子１４ｃは
それぞれこのセラミックパッケージ１３の外表面に露出
する外部信号入力用の第５ビン、第６ビン、第７ビン（
図示せず）に接続されている。ここで、図中の■。
■、■はビン番号を表わしている。第５ピン、第６ビン
、第７ビンにそれぞれ外部信号であるＡＯ倍信号Ａ２信
号、Ａ１信号が入力される。
第１１図は、第９図の半導体装置を１クスチツクモール
ドパツケージに実装した場合の構造を示す部分平面図で
ある。図において、半導体基板１がプラスチックモール
ドパッケージ２０に実装されている。グラスチツクモー
ルドパッケージ２０上に半導体基板１を取り囲むように
ＡＯ信号用端子１６ａ　、　Ａ　２信号用端子１６ｂ、
Ａｌ信号用端子１６ｃなどが互いに間隔を隔てて設けら
れている。
第２のＡＯ信号用ボンディングパッド１０ｄとＡＯ信号
用端子１６ｄとはボンディングワイヤ１５ａにより、Ａ
２信号用ボンディングパッド１０ｂとＡ２信号用端子１
６ｂとはボンディングワイヤ１５ｂによりＡＩ信号用ボ
ンディングパッド１０ｃとＡｌ信号用端子１６ｃとはボ
ンディングワイヤ１５ｃによりボッディングされている
。この場合、ＡＯ倍信号のボンディングパッドとして第
２のＡＯ信号用ボンディングパッドｌｏｄを使用してお
り、第１の＾０信号用ボンディングパッド１０８はボン
ディングされていない。また、ＡＯ信号用端子１６ａ、
Ａ２信号用端子１６ｂ、Ａｌ信号用端子１６ｃはそれぞ
れこのグラスチックモールドパッケージ２０の外表面に
露出する外部信号入力用の第５ビン、第６ビン、第７ビ
ン（図示せず）Ｋ接続されている。ここで、図中の■、
■、■はビン番号を表わしている。
第５ピン、第６ビン、第７ビンにそれぞれ外部信号であ
るＡＯ倍信号Ａ２信号、Ａ１信号が入力される。
以上のように、半導体基板を実装するパッケージの極類
に応じて２個の同一外部信号用ボンディングパッドのう
ちのいずれかのボンディングパッドを使用することによ
り、半導体チップのボンディングパッドとパッケージの
端子とのボンディングが容易になるというメリットがあ
る。
しかしながら、この例の従来の半導体装置においては、
外部信号であるＡＯ倍信号対して２個の同一外部信号用
ボンディングパッドが常に接続されていることになるの
で、外部信号入力ビンから見た入力容量が大きくなり、
この入力容量は、場合によってはその許容値を越えてし
まうという問題点があろうそれを解決するための公開特
許公報昭６２−２４４１４４に示された従来の半導体装
置の例の構造を示す部分平面図を第１２図に示す。初め
にこの装置の構成について説明する。第１２図において
、半導体基板１上に、第１のＡＯ信号用ボンディングパ
ッド１０ａ　、第２のＡＯ信号用ボンディングパッド１
０ｄ、内部バッファ回路１２．ｔＭ用ボンディングパッ
ド３０、スイッチ切換用ポンチ°イングバツド３１およ
びスイッチ３９が設けられている。電源用ボンディング
パッド３０は、半導体基板１の実装時にパッケージ（図
示せず）上に設けられた電圧Ｖｃｃの電源端子（図示せ
ず）とボンディングされ、この電源用ボンディングパッ
ド３０の近傍にスイッチ切換用ボンディングパッド３１
が配置されている。スイッチ３９は、Ｎチヤンネ／ｌ／
ＩＪＯ８）ランジヌタ３４と、インバータ３２．３３と
、Ｐチャンネルｖｏｓ　トランジスタ３５．３８、吋チ
ャンネルｖｏｓトランジスタ３６３７とから構成されて
いるうスイッチ切換用ボンディングパッド３１はインバ
ータ３２．３３を介してＰチャンネルＭＯ８）ランジヌ
タ３５のゲートおよびＮチャンネル［０８）ランジヌタ
３７のゲートに接続されるっスイッチ切換用ボンディン
グパッド３１とインバータ３２の接続点はＮチャンネＡ
／ＩＪＯ８）ランジヌタ３４のドレインに接続され、こ
のトランジスタのソースは接地され、このトランジスタ
のゲートは電圧ＶＣＣの電源線に接続される。Ｐチャン
ネ／Ｌ’ＭＯＳトランジスタ３５のドレインは８チヤン
ネルＶＩ０８）フンジスタ３６のドレインに接続され、
Ｐチャンネ／Ｌ／ＶＯＳトランジスタ３５のソースはＮ
チャンネ／Ｌ’ＭＯＳトランジスタ３６のソースに接続
される。また、ＮチャンネルＭＯ８）ランジスタ３７の
ドレインはＰチャンネルＭＯ８）ランジヌタ３８のドレ
インに接続すれ、ＮチャンネルＭＯＳトランジスタ３７
のソースはＰチャンネ／ｌ／ＭＯＳトランジスタ３８の
ソースに接続される。インバータ３２とインバータ３３
の接続点けＨチャンネルｖｏｓ　トランジスタ３６のゲ
ートおよびＰチャンネル［０８）ランジスタ３８のゲー
トに接続される。第１のＡＯ信号用ボンディングパッド
１０ａはＰチャンネルＶＯＳトランジスタ３５、Ｎチャ
ンネルＭＯ８）フンジヌタ３６のドレインに接続され、
第２のＡＯ（Ｎ修用ボンディングパッド１０ｄはＩチャ
ンネルＶＯ８）フンジスタ３７、ＰチャンネルＭＯ８）
フンジヌタ３８のドレインに接続される。Ｐチャンネル
ｌｉ！Ｏ８）ランジスタ３５．８チヤンネ／ｌ’ｌＪ。
Ｓトランジスタ３６のソースおよびＵチャンネルＭＯ３
）ヲンジスタ３７、ＰチャンネＡ／ＭＯＳトランジスタ
３８のソースは内部バッファ回路１２に接続される。１
１は内部配線を示している。
次にこの半導体装置の動作について説明する。
まず、パッケージ上の電源端子をスイッチ切換用ポンチ
゛イングバツド３１にボンディングしない場合について
説明する。このとき、ノードＡは、ＮチャンネルＭＯＳ
トランジスタ３４が常に導通状態になるため接地電位、
すなわち′Ｌルべｐになり、ノードＢは＃Ｈ“レベルに
なり１．ノードＣは＃Ｌルベルになる。このため、Ｐチ
ャンネルｖｏｓトランジスタ３５、Ｎチャンネ／Ｌ’Ｍ
　ＯＳ　トランジスタ３６は導通状態に、Ｎチャンネ／
ｌ／ＭＯＳトランジスタ３７、ＰチャンネｚＬ’ＭＯ８
）ランジスタ３８は非導通状態になり、第１のＡＯ信号
用ボンディングパッド１０ａは内部バッファ回路１２に
接続され、第２のＡＯ信号用ボンディングパッド１０ｄ
は内部バッファ回路１２から分離される。
一方、パッケージ上の電源端子をボンディングワイヤ４
１により［徴用ボンディングパッド３０にボンディング
するとき、同時にパッケージ上の電源端子をボンディン
グワイヤ４２によりスイッチ切換用ボンディングパッド
３１にボンディングする場合について説明する。このと
き、ノードＡは強制的Ｋ　’ｉｌｌ’レベルとなるので
、ノードＢは′Ｌ＃レベルになり、ノードＣは＃Ｈルベ
ルになる。このため、Ｐチャンネｌし＋１！ＯＳトフン
ジヌタ３５、Ｎチャンネ／Ｌ’ＭＯ８）フンジスタ３６
は非導通状態に、Ｇチャンネ／１／ＭＯ８）ランジメタ
３フＰチヤンネルＭＯ８）ヲンジスタ３８は導通状■に
なり、第１のＡＯ信号用ボンディングパッド１、Ｏａは
内部バッファ回路１２から分離され、第２のＡＯ信号用
ボンディングパッド１０ｄは内部バッファ回路１２に接
続される。
以上のように、パッケージ上の電源端子をスイッチ切換
用ボンディングパッド３１にボンディングするかしない
かにより、第１および第２のＡＯ信号用ボンディングパ
ッド１０８．１０ｄのうち１個のボンディングパッドが
内部バッファ回路に接続され、残りのボンディングパッ
ドが内部バッファ回路１２から分離されるので、半導体
基板１上に同−外部信号用ボンディングパッドを２個設
けているにもかかわらず、外部信号入力ビンから見た入
力容量を、半導体基板上に１個の外部信号用ボンディン
グパッドのみを設けている場合の入力容量とほぼ等しく
することができる。
上記例に示したようなボンディングパッド切シ替えの手
段を応用した半導体装置の１例を、第１３図に図示する
。第１３図に示した半導体記憶装置は、４ＩＩ！ビット
ダイナミックＲＡＭである。この４Ｍビットダイナミッ
クＲＡＭは、４１ＭＸ１ビツトのダイナミックＲＡＭと
して使うことも、ＩＭ語×４ビットのダイナミックＲＡ
Ｍとして使うこともできる。その切換えには、切換え用
ボンディングパッド（図示しない）に信号を与えるなど
の手段を用いる。上記の２通）の場合、それぞれについ
て、半導体基板ｌを５ＯＪ２に装着した例を、第１４図
及び第１５図に示す。第１４図においては、半導体記憶
装置は４Ｍ語×１ビットのダイナミックＲＡＭとして使
われ、第１５図においては、半導体記憶装置は１ｌｌ１
語×４ビットのダイナミックＲＡＭとして使われている
。第１３図、第１４図及び第１５図において、ボンディ
ングパッドＡ、９ａとボンディングパッドＡ９ｂには同
一の信号が対応しており、第１２図に示したような手段
でこれを切換えることによって、第１４図ではポンチ′
イングバッドＡ９ｂが第１５図ではボンデイングバッド
Ａ９ａが、それぞれ結線に用いられている。
しかしながら、この例では、第５図及び第６図に示した
困ｔｌｉは解決されていない。
また、第１６図に示す、公開特許公報昭６２−１２２１
３９に示された半導体基板１のような例も知られている
。第１６図において、５０８と５０ｂ、５０ｃと５０ｄ
はそれぞれ同一の信号に対応するボンディングパッドで
あり、第１２図に示したような手段で、切換用ボンディ
ングパッド（図示しない）に信号を与えることにより、
ボンディングパッド５０ａとボンディングパッド５０ｂ
のいずれかが、捷たボンディングパッド５０ｃとボンデ
ィングパッド５０ｄのいずれかが選択される。この例の
半導体基板１を、ＺＩＰ及びＤＩＰ（デユア〃・インツ
イン・パッケージ）に実装した例を第１７図及び第１８
図に示す。第１７図及び第１８図に見るように、上記の
方法はＺＩＰ及びＩ）ＩＰには適切である。しかし、こ
の方法けＳＯ，Ｔに半導体基板１を実装するには不適切
である。第１９図に、この例の半導体基板ｌをＳＯ，Ｔ
に装着した例を示す。
第１９図において記号ｄで示すように、半導体基板１０
面積が制限され、著しい微細加工が必要となる場合があ
る。
（発明が解決しようとする課題） 第６図に示す半導体装置においては、半導体基板の長さ
ｌが制限きれ、半導体基板ｌの面積が制限を受けるとい
う問題点があった。また、第１２図に示したボンディン
グパッドの切換えを利用した、第１３図及び第１６図の
例も、８０．７とＺＩＰの両方について上記の半導体基
板１の面積に対する制限を避けることはでき々いという
問題点があった。
本発明は、以上のような従来の問題点に濫みて半導体基
板１への組み込みを容易にすることを目的としている。
［課題を解決するための手段１ 本発明に係る半導体装置は、略長方形の半導体基板１上
に、該基板の長辺方向の一方の側に配設される第１のボ
ンディングパッド領域と、該基板の長辺方向の他方の側
に配設される第２のボンディングパッド領域と、該基板
の短辺方向の一方の側に配設される第３のボンディング
パッド領域と、該基板の短辺方向の他方の側に配設され
る第４のボンディングパッド領域とを有する半導体装置
において、第２のボンディングパッド領域に並んだボン
ディングパッドのそれぞれが、第３及び第４のボンディ
ングパッド領域に並んだボンディングパッドのそれぞれ
と、各々同じ入出力信号に対応し、半導体基板上の信号
を入出力する部位を、上記第２のボンディングパッド領
域に並んだボンディングパッドにそれぞれ接続するか、
上記第３及び第４のボンディングパッド領域に並んだボ
ンディングパッドにそれぞれ接続するか、を切換える手
段を持つことにより、第１及び第２のボンディングパッ
ド領域をボンディングに用い第３及び第４のボンディン
グパッド領域はボンディングに用いないか、あるいは第
１、第３及び第４のボンディングパッド領域をボンディ
ングに用い第２のボンディングパッド領域はボンディン
グに用いないか、のいずれかを選択することを可能とし
たもケージの一辺のみにリード端子を設けることを要す
る規格のパッケージに半導体基板１を実装した場合にも
、結線釦用いるパッド領域を前記長辺方向片側および前
記短辺方向両側の３つのパッド領域とすることで、パッ
ケージ長辺のリード端子を設けていない側にリード配線
をおこなうことは不必要となり、半導体基板の面積に対
する上記リード配線による制限は取り除かれろうまた。
半導体装置のパッケージの向い合う二辺にリード端子を
設けることを要する規格のパッケージに半導体基板１を
実装する場合にも、半導体基板１の長辺方向両側の２つ
のパッド領域のみをボンディングに用いることで、第１
９図に示したような半導体基板１の面積に対する制＠け
取り除かれる。
［実施例１ 本発明に関る半導体装置の一例の部分平面図を第１図及
び第２図に示す。第１図及び第２図において、第５図及
び第６図と同一、または相当する部分については同一の
符号を付し、説明を省略するり １１図及び第２図において、ボンディングパッドの４８
と５ａ、４ｂと５ｂｓ４ｃと５ｃ、４ｄと５ｄ、　４ｅ
と５ｅには、それぞれ同一の信号が対応しており、それ
らは切換えることができる。その切換えの手段の一例の
部分平面図を、第３図ａ及び第３図すに示す。
第３図す及び第３図すにおいて、１は半導体基板であり
、３はメモリ回路領域であり、１１は内部配線であり、
１２は内部バッファ回路であり、Ｂ１及びＢ２￥ｉ共に
同一の信号に対応する互いに隔ったボンディングパッド
である。この例では、内部配１ａ１１の素材はアルミニ
ウムとする。半導体装置の製造過程において、内部配線
１１を生成する際に、異なる２つのマスクパターンを用
いることによって、内部配線１１のつながるボンディン
グパッドを、第３図ａのようにボンディングパッドＢ１
にも、第３図すのようにボンディングパッドＢ２にもす
ることができ、結果として、ボンディングパッドＢ１と
ボンディングパッドＢ２を切換えることができる。この
手段には、第１２図に示した手段と比較して、余分な切
換用の素子や内部配線１１を必要としないという利点が
ある。
上記のような手段でボンディングパッドの４８と５ａ、
４ｂと５ｂ、４Ｃと５ｃ、４ｄと５ｄｓ　４ｅと５ｅを
切換えることが可能な半導体基板１を２０ビンＳＯＪに
装着した一例の部分平面図が第１図であるう第１図に示
すように、半導体基板１の長辺方向両側にあるポンチ゛
イングバツドのみをボンディングに用いるので、第１９
図に示したような問題点は生じず、より大きな面積の半
導体基板１をＳＯ，Ｔに装着することが可能になる。ま
た、同様に、ボンディングパッドの４８と５Ｂ、４ｂと
５ｂ、４’ｃと５ｃ、４ａと５ｄ。
４ｅと５８を切換えることが可能な半導体基板１を２０
ピンＺＩＰに装着した一例の部分平面図を第２図に示す
。第２図に示すように、半導体基板の長辺方向片側およ
び短辺方向両側にあるボンディングバンドのみをボンデ
ィングに用いるので、第６図に示したような問題点は生
じず、より大きな面積の半導体基板１をＺＩＰに装着す
ることが可能になる。
なお、上記実施例においては内部配線１１はアルミニウ
ムトシたが、アルミニウム以外の［１の素材の内部配［
１１を用いても本発明は同様の効果を奏する。また、ボ
ンディングパッドの切換え手段として第１２図に示した
手段を用いても。
本発明は同様の効果を奏する。さらに、第３図Ｃ１第３
図ｄ、第３図ｅＫ示した手段も、同様にポンチ゛イング
バツドの切換えに用いることができる。
第３図Ｃ１第３図ｄ、第３図ｅにおいて、第３図３及び
第３図すと同一または相当する部分には同一の符号を付
し、説明を省略する。第３図ｅのようにボンディングパ
ッドＢ１とポンチ゛イングＢ２の両方に内部配線１１が
結線された半導体基板１において、第１の切断点Ｃ１か
、又は第２の切断点Ｃ２かのいずれかをレーザー照射な
どの手段で切断することにより、ボンディングパッドＢ
１とボンディングパッドＢ２を、第３図ｄと第３図ｅに
示すように選択する。
また、上記実施例では２０ピンＳＯＪと２０ピンＺＩＰ
を例示したが、本発明は、半導体装置のパッケージの向
い合う二辺にリード端子を設けることを要するパッケー
ジ規格と、半導体装置のパッケージの一辺のみにリード
端子を設けることを要するパッケージ規格の両者いずれ
にも適した半導体装置に広ぐ応用することができる。
〔発明の効果ｊ 本発明によれば、内部配線１１のみが異なる以外同一の
半導体基板ｌを、半導体装置のパッケージの一辺のみに
リード端子を設けることを要する規格のパッケージと、
半導体装置のパッケージの向い合う二辺にリード端子を
設けることを要する規格のパッケージの両方に実装する
際に、半導体基板１の面積に対する第６図及び第１９図
に示したような制限を回避することが可能となり、より
大きな面積の半導体基板１を用いることが可能になるの
で、著しい微細加工を避けることができん
【図面の簡単な説明】
第１図、第２図及び第３図は、本発明に関る半導体装置
の一例の部分平面図である。第４図、第９　Ｌ；ｆｆｌ
、第１３図〜第１９図は、従来の半導体装置の例を示す
平面図である。第５図、第６図、第１０図〜第１２図は
、従来の半導体装［ａの例を示す部分平面図である。第
７図、第８図は、従来の半導体装置の例を示す斜視図で
ある。 図において、１は半導体基板、２はＳＯＪ、３は回路領
域、４８〜４ｅ、５８〜５ｅ、６ａ〜６ｅはボンデイン
クパッド、７はリードフレーム、８はボンディングワイ
ヤ、９はＺＩＰであるう なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 略長方形の半導体基板上に、該基板の長辺方向の一方の
    側に配設される第１のボンディングパッド領域と、該基
    板の長辺方向の他方の側に配設される第２のボンディン
    グパッド領域と、該基板の短辺方向の一方の側に配設さ
    れる第３のボンディングパッド領域と、該基板の短辺方
    向の他方の側に配設される第４のボンディングパッド領
    域とを有する半導体装置において、第２のボンディング
    パッド領域に並んだボンディングパッドのそれぞれが、
    第３及び第４のボンディングパッド領域に並んだボンデ
    ィングパッドのそれぞれと、各々同じ入出力信号に対応
    し、半導体基板上の回路の信号を入出力する部位を、上
    記第２のボンディングパッド領域に並んだボンディング
    パッドにそれぞれ接続するか、上記第３及び第４のボン
    ディングパッド領域に並んだボンディングパッドにそれ
    ぞれ接続するか、を切換える手段を持つことにより、第
    １及び第２のボンディングパッド領域をボンディングに
    用い第３及び第４のボンディングパッド領域はボンディ
    ングに用いないか、あるいは第１、第３及び第４のボン
    ディングパッド領域をボンディングに用い第２のボンデ
    ィングパッド領域はボンディングに用いないか、のいず
    れかを選択することが可能であることを特徴とした半導
    体装置。
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