JPS6098652A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6098652A JPS6098652A JP20696883A JP20696883A JPS6098652A JP S6098652 A JPS6098652 A JP S6098652A JP 20696883 A JP20696883 A JP 20696883A JP 20696883 A JP20696883 A JP 20696883A JP S6098652 A JPS6098652 A JP S6098652A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- bonding
- pads
- package
- same signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 235000012771 pancakes Nutrition 0.000 description 4
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、同一の半導体チップを異なるパッケージに
アセン７りする際、より効果的に、かつ、１１）単にワ
イヤボンティングすることができるようにした半導体装
置に関するものである。
アセン７りする際、より効果的に、かつ、１１）単にワ
イヤボンティングすることができるようにした半導体装
置に関するものである。
従来のＩ） Ｉ Ｌパッケージの場合、第１図に示すよ
うに、半導体ヂンプ１の中にある信將バッド（ボンディ
ング用バッド）２と、フレーム３の信号を入力したり、
出力したりする（Ｓ 神人出力部４とを、ワイヤボンド
５でｆ＃：［し、半導体チンブ１の信号を外部に取り出
したり取り入れたりしている。
うに、半導体ヂンプ１の中にある信將バッド（ボンディ
ング用バッド）２と、フレーム３の信号を入力したり、
出力したりする（Ｓ 神人出力部４とを、ワイヤボンド
５でｆ＃：［し、半導体チンブ１の信号を外部に取り出
したり取り入れたりしている。
ＤＩＬパッケージでは、フレーム３は、第１図に示すよ
う九両刀向に２列に伸びている。
う九両刀向に２列に伸びている。
一方、ＺＩＬパンケージでは、第２図に示すよ５ Ｋ
Ｉ） Ｉ Ｌパッケージと異なり、フレーム３は一方向
側に伸びており、フレーム３の轍方向の寸法を短（する
ため、フレーム３の他方向１則に借精入出力部がなく、
フレーム３の、紙面に対して両側および下方にある。し
たがって、最適なボンティング用バッドの位置は、ＤＩ
ＬパッケージとＺＩＬパッケージでは異なったものとな
っている。
Ｉ） Ｉ Ｌパッケージと異なり、フレーム３は一方向
側に伸びており、フレーム３の轍方向の寸法を短（する
ため、フレーム３の他方向１則に借精入出力部がなく、
フレーム３の、紙面に対して両側および下方にある。し
たがって、最適なボンティング用バッドの位置は、ＤＩ
ＬパッケージとＺＩＬパッケージでは異なったものとな
っている。
このようにそれぞれ異なるパッケージにおける従来の半
導体デツプ１では、ボンティング用バッド２は同−信−
号についてはＩ １１．８１のみであり、例えばＤ Ｉ
ＬパンケージとＺＩＩ、パッケージＫ 同一の半導体
チップ１を７センフリする場合、ワイヤボンド用の導線
が長くなるとか、自動機圧対応しにくいなどの欠点があ
った。
導体デツプ１では、ボンティング用バッド２は同−信−
号についてはＩ １１．８１のみであり、例えばＤ Ｉ
ＬパンケージとＺＩＩ、パッケージＫ 同一の半導体
チップ１を７センフリする場合、ワイヤボンド用の導線
が長くなるとか、自動機圧対応しにくいなどの欠点があ
った。
〔発明の４１ｉ＊Ｊ
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、半導体チップ内に同一信号のボ
ンディング用パッドを複数個設けることにより、異なる
パンケージに同一の半導体チップを７セン７′すした場
合でも、最適にワイヤポンドできるよう圧したものであ
る。
ためになされたもので、半導体チップ内に同一信号のボ
ンディング用パッドを複数個設けることにより、異なる
パンケージに同一の半導体チップを７セン７′すした場
合でも、最適にワイヤポンドできるよう圧したものであ
る。
第３図、第４図はそれぞれこの発明の一実施例を示すも
ので、それぞれ第１図、第２図に対応するものである。
ので、それぞれ第１図、第２図に対応するものである。
すなわち、第３図の実施例はＤＬＬパンケージを示し、
第４図はＺＩＬパッケージを示すものである。
第４図はＺＩＬパッケージを示すものである。
第３図、第４図では、半導体チップＩＫ設ける７１バン
ド（ボンティング用バンド）２を第１図。
ド（ボンティング用バンド）２を第１図。
第２図の他に、ホンティング用バンド２ａ、ｌｄとして
設けたものである。いま、半導体チップ１のボンティン
グ用バンドを第３図、第４図のように２ ａ ｌ ２
ｂ ｔ ２ ｃ ｒ ２ ｄとすると、ボンディング用
パッド２ａと２ｂは同一信号部であり、また、ボンディ
ング用バンド２ｃと２ｄも同一４３号部である。
設けたものである。いま、半導体チップ１のボンティン
グ用バンドを第３図、第４図のように２ ａ ｌ ２
ｂ ｔ ２ ｃ ｒ ２ ｄとすると、ボンディング用
パッド２ａと２ｂは同一信号部であり、また、ボンディ
ング用バンド２ｃと２ｄも同一４３号部である。
＠３図、第４図のように、同一信号のボンディング用パ
ッド２ａ、２ｂおよび２ｃ、２ｄを、パンケージに応じ
て複数個設けることにより、同一半導体チップ１を異な
るパンケージに最適にワイヤポンドすることができる。
ッド２ａ、２ｂおよび２ｃ、２ｄを、パンケージに応じ
て複数個設けることにより、同一半導体チップ１を異な
るパンケージに最適にワイヤポンドすることができる。
すなわち、■）ＩＬパッケージでは、２ｂおよび２ｄを
ボンティング用パッドとして使用し、２ａおよび２ｃは
使用しない。
ボンティング用パッドとして使用し、２ａおよび２ｃは
使用しない。
また、ＺＩＬパンケージでは、２ａおよび２ｃをポンテ
ィング用パッドとして使用し、２ｂおよび２ｄは使用し
ない。これにより、Ｄｌｌ、バック−ジ、ｚＩＬパンケ
ージとも九同−半導体チンブ１で、最短距離にワイヤボ
ンティングすることができる。
ィング用パッドとして使用し、２ｂおよび２ｄは使用し
ない。これにより、Ｄｌｌ、バック−ジ、ｚＩＬパンケ
ージとも九同−半導体チンブ１で、最短距離にワイヤボ
ンティングすることができる。
なお、上記実施例は、ＤＩＬパッケージ、ＺＩＬパンケ
ージについて説明したが、この発明はこれに限らず、Ｓ
ＩＬパッケージその他、どんなパッケージ九も適用でき
るものである。
ージについて説明したが、この発明はこれに限らず、Ｓ
ＩＬパッケージその他、どんなパッケージ九も適用でき
るものである。
以上説明したように、この発明は、半導体チップを谷樋
のパンケージに４用した場合でも最適なワイヤホンティ
ングが０ｊ能なようにパッケージに応じて複数個のボン
ディング用パッドを半導体チップに設けたので、いずれ
のパンケージＫｊＭ用した場合でも、前記ポンティング
用パッドを選択的に使用することによって、最適なワイ
ヤボンティングを実現することができる利点がある。
のパンケージに４用した場合でも最適なワイヤホンティ
ングが０ｊ能なようにパッケージに応じて複数個のボン
ディング用パッドを半導体チップに設けたので、いずれ
のパンケージＫｊＭ用した場合でも、前記ポンティング
用パッドを選択的に使用することによって、最適なワイ
ヤボンティングを実現することができる利点がある。
第１図はＤＩＬパンケージの平面図、第２図はｚＩＩＪ
パッケージの平面図、第３図、第４図はそれぞれＤＩＬ
パッケージ、ＺＩＬパンケージでのこの発明の一実施例
を説明するためのＤＩＬパッケージおよびＺＩＬパンケ
ージの平面図である。 図中、１は半導体チップ、Ｌ ２ａ、２ｂ＋ ２ｃ＋２
ｄは信号パッド（ボンディング用バンド）、３はフレー
ム、４は信号入出力部、５はワイヤポンドである。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 １ 第３図 第４図 手続補正書（自発） １、事件の表示 特願昭 ５１１−２０６９１３８号２
発明の名称 半導体装置 ；３．１市正を４る習 事ｆ’ｌとの関係 ″４４゛許出η（ｉ人件 所 東京
都千代１ｔ１区丸の内二丁［”１２ ａ ：３号名 称
（６０１）三菱電機株式会社 代表者片由仁八部 ４、代理人 ｆｉ 所 東５；【都千代ＩＩ Ｉ区丸の内二１１１２
番：３シ；５ 補ＩＦの対象 明細書の発明のｉｔＴ細な説明のＩＩおよび図面６、補
正の内容 （１） 明細再給２β、１３行〜１４ｑ１の「ホンディ
ング用パッド」を、［ホンディング用パッド２」と補正
する。 （２）同じく第３頁１８行〜１９マ１の「第２図の他に
、ホンディング用パッド２ａ、２ｄとして設けたもので
ある。１を、「第２図に対して、ポンディング用パツＩ
・２ａ、２ｂおよび２ｃ、２ｄとして設けたものである
。」と補１１−する。 （３） 図面ε（”ｔ３図、第４図を別紙のように補Ｉ
Ｆする。 以 １゜
パッケージの平面図、第３図、第４図はそれぞれＤＩＬ
パッケージ、ＺＩＬパンケージでのこの発明の一実施例
を説明するためのＤＩＬパッケージおよびＺＩＬパンケ
ージの平面図である。 図中、１は半導体チップ、Ｌ ２ａ、２ｂ＋ ２ｃ＋２
ｄは信号パッド（ボンディング用バンド）、３はフレー
ム、４は信号入出力部、５はワイヤポンドである。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 １ 第３図 第４図 手続補正書（自発） １、事件の表示 特願昭 ５１１−２０６９１３８号２
発明の名称 半導体装置 ；３．１市正を４る習 事ｆ’ｌとの関係 ″４４゛許出η（ｉ人件 所 東京
都千代１ｔ１区丸の内二丁［”１２ ａ ：３号名 称
（６０１）三菱電機株式会社 代表者片由仁八部 ４、代理人 ｆｉ 所 東５；【都千代ＩＩ Ｉ区丸の内二１１１２
番：３シ；５ 補ＩＦの対象 明細書の発明のｉｔＴ細な説明のＩＩおよび図面６、補
正の内容 （１） 明細再給２β、１３行〜１４ｑ１の「ホンディ
ング用パッド」を、［ホンディング用パッド２」と補正
する。 （２）同じく第３頁１８行〜１９マ１の「第２図の他に
、ホンディング用パッド２ａ、２ｄとして設けたもので
ある。１を、「第２図に対して、ポンディング用パツＩ
・２ａ、２ｂおよび２ｃ、２ｄとして設けたものである
。」と補１１−する。 （３） 図面ε（”ｔ３図、第４図を別紙のように補Ｉ
Ｆする。 以 １゜
Claims (1)
- 半導体チップに設けられたポンディング用バンドとフレ
ームに設けられた信号入出力部とをワイヤボンティング
する半導体装置において、前記半導体チップに、この半
導体チップを通用する各種のパンケージに応じて前記ポ
ンディング用バットを選択的に使用するため予め同一信
号のボンディング用バンドを複数個設けたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20696883A JPS6098652A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20696883A JPS6098652A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098652A true JPS6098652A (ja) | 1985-06-01 |
| JPH0216013B2 JPH0216013B2 (ja) | 1990-04-13 |
Family
ID=16531982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20696883A Granted JPS6098652A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098652A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114256A (ja) * | 1985-11-13 | 1987-05-26 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63208235A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | 半導体装置 |
| JPH01107548A (ja) * | 1987-10-20 | 1989-04-25 | Hitachi Ltd | 半導体装置 |
| US4974053A (en) * | 1988-10-06 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for multiple packaging configurations |
| US4990996A (en) * | 1987-12-18 | 1991-02-05 | Zilog, Inc. | Bonding pad scheme |
| JPH03238839A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体集積回路装置 |
| US5905300A (en) * | 1994-03-31 | 1999-05-18 | Vlsi Technology, Inc. | Reinforced leadframe to substrate attachment |
| US5965948A (en) * | 1995-02-28 | 1999-10-12 | Nec Corporation | Semiconductor device having doubled pads |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635910U (ja) * | 1992-10-16 | 1994-05-13 | 株式会社ニコン | ビーム射出装置 |
| JPH0657572U (ja) * | 1993-01-14 | 1994-08-09 | レーザーテクノ株式会社 | 墨出し用レーザー装置 |
| JP7079889B1 (ja) | 2021-11-30 | 2022-06-02 | 株式会社タムラ製作所 | はんだ合金、はんだ接合材、ソルダペースト及び半導体パッケージ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173973U (ja) * | 1974-12-05 | 1976-06-10 | ||
| JPS5456360A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Production of semiconductor chips |
| JPS5895044U (ja) * | 1981-12-18 | 1983-06-28 | セイコーインスツルメンツ株式会社 | Ｉｃチツプの端子構造 |
-
1983
- 1983-11-02 JP JP20696883A patent/JPS6098652A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173973U (ja) * | 1974-12-05 | 1976-06-10 | ||
| JPS5456360A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Production of semiconductor chips |
| JPS5895044U (ja) * | 1981-12-18 | 1983-06-28 | セイコーインスツルメンツ株式会社 | Ｉｃチツプの端子構造 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114256A (ja) * | 1985-11-13 | 1987-05-26 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63208235A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | 半導体装置 |
| JPH01107548A (ja) * | 1987-10-20 | 1989-04-25 | Hitachi Ltd | 半導体装置 |
| US4990996A (en) * | 1987-12-18 | 1991-02-05 | Zilog, Inc. | Bonding pad scheme |
| US4974053A (en) * | 1988-10-06 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for multiple packaging configurations |
| JPH03238839A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体集積回路装置 |
| US5905300A (en) * | 1994-03-31 | 1999-05-18 | Vlsi Technology, Inc. | Reinforced leadframe to substrate attachment |
| US5965948A (en) * | 1995-02-28 | 1999-10-12 | Nec Corporation | Semiconductor device having doubled pads |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216013B2 (ja) | 1990-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6098652A (ja) | 半導体装置 | |
| KR950030328A (ko) | 반도체 장치 및 그 제조방법과 리드프레임 | |
| US20080150100A1 (en) | Ic package encapsulating a chip under asymmetric single-side leads | |
| JPS6428945A (en) | Circuit package assembly | |
| JPS63273341A (ja) | 半導体装置 | |
| FR2720190B1 (fr) | Procédé de raccordement des plages de sortie d'une puce à circuit intégré, et module multipuces ainsi obtenu. | |
| JPH0274046A (ja) | 半導体集積回路装置 | |
| JPH01220837A (ja) | 半導体集積回路装置 | |
| JPS62232133A (ja) | 半導体実装構造 | |
| KR930001382A (ko) | 적층형 반도체 패키지 | |
| JPH02105450A (ja) | 半導体装置 | |
| JPS62131555A (ja) | 半導体集積回路装置 | |
| JPS61121449A (ja) | Ｌｓｉチツプ実装構造及び実装方法 | |
| JPS55124248A (en) | Leadless package | |
| JPH01309336A (ja) | 半導体容器 | |
| JPH0755540Y2 (ja) | 表示用透明基板の配線パターン構造 | |
| JPS6074659A (ja) | 半導体装置 | |
| JP2765124B2 (ja) | リードフレーム | |
| JPS60113932A (ja) | 樹脂封止半導体装置の組立方法 | |
| JPH05114622A (ja) | 半導体装置 | |
| JPH01136360A (ja) | 半導体装置 | |
| JPS62283634A (ja) | 半導体装置 | |
| JPS628529A (ja) | 半導体装置の製造方法 | |
| JPS57155750A (en) | Chip carrier structure | |
| JPH0613422A (ja) | 半導体装置 |