JPH0282369A - データ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、あるメモリから別のメモリへデータを転送
するための方法に関し、より詳細には、直列的に構成さ
れたメモリからビット・プレーン的に構成されたメモリ
へデータを転送するための方法に関する。

Ｂ、従来技術 近年、精巧なグラフィック・デイスプレィ・システムと
インターフェースし、かつそれを制御するために、パー
ソナル・コンピュータ　（ＰＣ）がますます頻繁に使用
されるようになフてさている。そのようなデイスプレィ
・システムは、ＰＣとの極めて高速のデータ交換を必要
とする。にもかかわらず、最近のＰＣは、１メモリ・サ
イクルに１ワードにアクセスする、よく知られているワ
ード単位のフェッチ・システムを採用している。

特徴的であるのは、ＰＣメモリ・サイクルが、ＰＣの内
部レジスタ及び論理動作よりも数倍あるいは逸かに低速
であるということである。

グラフィック・アプリケージタンにおいては、しばしば
、直列に構成されたメモリがデイスプレィ装置を駆動す
るために使用される。そのようなメモリは、ワードを隣
接して記憶し、よってワードは、ラスター形式で直列的
にアクセスされる。直列的に構成されたメモリから、（
多くのＰＣＲＡＭがそうであるように）ビット・プレー
ン的に配列されたＲＡＭへデータを転送したい場合、通
常のシーケンスは、直列メモリからワードにアクセスし
、それを整列し、整列されたビットをビット・プレーン
ＲＡＭのさまざまなプレーンのビット位置に読みこむこ
とである。この動作は通常、ワード毎に１メモリ・サイ
クルであり、その事がＰＣの動作の効率的な速度の低下
をもたらしている。

ＰＣには、処理速度を向上させるためにパイプライン技
術を採用しているものもある。

パイプライン技術は、実質的には、ある命令の組が実行
されつつある間に別の命令又は命令の群をプリフェッチ
するものである。上述のメモリ転送の特性では、各ワー
ド転送が「ジャンプ（ｊｕｍｐ）」命令で終わるために
、パイプラインによって得られる利点が失われてしまう
。すなわち、ジャンプ命令は、メモリ転送のために使用
される一連の命令を再実行させる（あるいは、ループを
それ自体へと折り返させる）。ジャンプ命令は、前景て
アクセスされた、プリフェッチされた命令をフラッシュ
し、パイプラインの潜在的な先読みの恩恵を遺失させて
しまう。循環命令にまつわるさらに別の問題は、ループ
が実１ｊされた回数を維持するためにレジスタを必要と
するということである。−船釣に、複雑なグラフィック
ス・デイスプレィ・アプリケ−シリンを実行している時
、ＰＣレジスタは不足気味であり、可能なら、そのよう
なカウント・レジスタの使用は避けるべきである。

Ｃ０発明が解決しようとする問題点 この発明の目的は、メモリ・アクセスを低減して、直列
的に構成したメモリからビット・プレーン構成されたメ
モリへデータを転送する方法を提供する事にある。

この発明の他の目的は、−度に複数のワードを処理する
能力をもつデータの転送方法を提供する事にある。

この発明のさらに他の目的は、ループ命令を使用する事
なくデータを転送する方法を提供する事にある。

この発明のさらに他の目的は、直列的に構成したメモリ
からビット・プレーン構成されたメモリへデータを転送
する方法において、転送されつつあるデータ単位中のピ
ット位置と、転送が行なわれつつあるメモリ中のピット
位置の間の既存の関係を利用する転送段階を採用する車
にある。

Ｄ１発明が解決しようとする問題点 この発明は、直列的に構成されたメモリからビット・プ
レーン構成されたメモリへデータ単位を転送するための
方法に指向されている。この方法はまず、直列的に構成
されたメモリから複数のデータ単位を選択する。次に、
選択されたデータ単位からビット・パターンが捕捉され
る。このビット・パターンは、ビット・プレーン構成さ
れたメモリの記憶プレーンの部分集合（サブセット）に
記憶すべきビットのみを含む。このビット・パターンは
、それから従属ビット・パターン、すなわち、そのビッ
ト・プレーン・メモリ中の各記憶プレーン毎の１つのビ
ット・パターンを分離するように処理される。各従属ビ
ット◆パターンは、そのビット−シーケンスが適切に配
列され、次にビット・プレーン構成メモリのあるプレー
ンに格納されるように変換される。この発明の好適な実
施例では、この変換は、テーブル・ルックアップ段階の
結果として実行される。

Ｅ、実施例 第１図を参照すると、本発明を実施するのに特に適合し
た回路のブロック図が示されている。第１図において、
バス１０は、このシステムの全ての要素の相互接続を提
供し、データと命令の両方を相互伝達する経絡を与える
。バス１０によって相互接続されるのは、ベル直列メモ
リ１２と、中央プロセッサ（ｃＰＵ）１４と、ビット・
プレーン・メモリ１６と、４つのレジスタＡ、Ｂ、Ｃ，
Ｄである。なお、第１図の各要素はバス配列で相互接続
されているけれども、各要素間でデータ及び命令の伝達
を可能ならしめる限り、いかなる相互接続配列でもよい
ことを理解されたい。

第２図を参照すると、ベル直列メモリ１２が、複数のバ
イトを有するものとして図示されている。その各バイト
は８ビツトを含み、個々のバイトは直列的に繋ぎ合わさ
れている。各バイトは、２個の４ビツト・データ単位を
含み、命名のデータ単位は、例えば個々のベルのカラー
・コードを与える。こうして、バイト１のビット位置０
−３に含まれるデータが、ベル１が表示すべき１６色の
うちの１つの色を表示する。ベル直列メモリ１２中のワ
ードは、２バイトを有し、４つのベルのデータを含む。

この発明の目的は、ベル１−Ｈの色を表すビットを高速
で、ビット・プレーン・メモリ１６に転送することにあ
る。メモリ１６においては、各データ単位（例えばベル
）は、プレーン毎のビットを基準として構成されている
。例えば、ベル・データ単位の第１のビットがプレーン
３の第１のピット位置を占有し、第２のビットがプレー
ン２の第１のピット位置を占有するなどである。ある特
定のベルに関連するデータを得るためにビット・プレー
ン・メモリ１６がアクセスされる時、プレーン０−３の
対応するピット位置が同時にアドレスされ、所望のデー
タ単位を組立てるためにバッファに読みこまれる。

ビット・プレーン０−３から、プレーン○及び２が全て
の奇数ビット位置を含み、プレーン１及び３が全ての偶
数ビット位置を含む事が見て取れよう。このとき、ビッ
ト・プレーン・メモリ１６には、好適には、少なくとも
全走査線をそこに記憶できる程度の十分なメモリ位置が
与えられる。例えば、もしデイスプレィ装置が６４０ｘ
４８０のベルをもつなら、プレーンＯには、６４０個の
ビット位置が与えられ、そのことはプレーン１−Ｎにつ
いても同様である。

第１図を参照すると、ＣＰＵ１４は、以下で説明するア
ルゴリズムの動作を制御する。

ＣＰＵ１４にはまた、変換テーブル２４が設けられ、そ
れの機能は、本発明に関連するアルゴリズムの説明とと
もに説明する。レジスタＡないしＤは、２バイト長（１
６ビツト）である。これらのレジスタはそれぞれ、バス
１０に接続された任意の要素からデータを受取り、その
データを任意の要素に戻す機能をもつ。後で明らかにな
る事であるが、システムはさ呼ざまな機能のためにビッ
ト・マスクを使用する。ある環境のもとでは、ビット・
マスクはレジスタＡないしＤのうちのどれかに読みこま
れるか、又はＣＰＵ１４内のレジスタ（図示しない）内
に保持される。後者の場合、そのようなマスクによって
制御されるべきデータは演算のためＣＰＵ１４に供給さ
れ、次に適当なレジスタに戻される。

ビット・マスクは、ＡＮＤまたはＯＲのどちらかの機能
として動作する事ができる。もしビット・マスクがＡＮ
Ｄ機能として働くなら、１を含むビット・マスクの各位
置が、マスクが当てられるレジスタの対応する位置に含
まれるビットとＡＮＤされる。喚言すると、対応するマ
スク位置からの１とＡ、　Ｎ　Ｄされるレジスタ・ビッ
ト位置に現れるデータが、同一のデータ形式をもつレジ
スタに帰される。一方、ビット・マスクが特定のレジス
タ位置に対応する位置に０をもつなら、もともと含まれ
ているデータにかかわらず対応するレジスタ位置にゼロ
が強制される。

さて、第３Ａ図乃至第３Ｐ図を参照して、本発明の詳細
な説明する。第３Ａ図乃至第３Ｐ図にあっては、レジス
タＡないしＤが図式的に示され、それらの内容が動作の
各段階毎に示される。

ステップｌ 第３Ａ図を参照すると、ベル直列メモリ１２からのバイ
ト１及び２を含むワード１がレジスタＣにロードされる
。ワード１のバイト２の高位（Ｈ）ビットがレジスタＣ
の左端ビット位置にロードされ、バイト１の下位（Ｌ）
　ビットがレジスタＣの右端ビット位置にロードされる
。なお、レジスタＣの高位及び下位バイトの格納順序に
は、多くのＰＣが、その順序でレジスタにロードするよ
うに動作する、インテル（Ｉｎｔｅｌ）コーポレーショ
ンの８０８０シリーズ・プロセッサによって制御される
という事以外に特に意味はない。

ステップ２ ｉ３Ｂ図を参照すると、レジスタＤにベル直列メモリ１
２からワード２がロードされる。そのとき、その高位ビ
ット　（バイト４）がレジスタＤの左端位置にロードさ
れ、その下位ビット（バイト３）が右端位置にロードさ
れる。

ステップ３ 第３Ｃ図を参照すると、「捕捉」マスクがレジスタＡに
ロードされる。このマスクは、結局ビット・プレーン・
メモリ１６のプレーン１及び３に格納されることになる
ワード１及び２からのビットを分離し捕捉するために使
用される。ここで、プレーン１及び３が偶数のビット位
置しか含んでいないことを思い出されたい。よって、レ
ジスタＡ中の捕捉マスクは偶数ビット位置に１をもち、
奇数ビット位置にゼロをもつ。

ステップ４ 第３Ｄ図を参照すると、捕捉マスクＡ中のビットが、レ
ジスタＣ及びＤ中の対応ビット位置のデータとＡＮＤさ
れる。その結果がレジスタＡ及びＢに格納されて、レジ
スタＣ及びＤの元の内容が、レジスタＣ及びＤに書き戻
される。こうして第３Ｄ図からは、結局ビット・プレー
ン・メモリ１６のプレーン１及び３にあられれることに
なる全てのビットが含まれることが見て取れるが、その
順序は今のところ適切でない。

ステップ５ 第３Ｅ図を参照すると、レジスタＢ中のビット位置が１
位置だけ右にローテートされる。このシフトは、レジス
タＢのデータ内容をレジスタＡの空ビツト位置と整列さ
せてそれらをレジスタＡ中に結合できるようにするため
である。この結合は、ジッパ−が係合するのと同様に行
なわれる。すなわち、２つのレジスタからのデータが、
一方の空スペースに他方のビット内容を混在させること
によって統合される。このアルゴリズムは、「ジッパ−
」と呼ばれることもある。

ステップ６ 第３Ｆ図を参照すると、レジスタＢの内容がレジスタＡ
の内容とＯＲされ、その結果がレジスタＡ及びＢにコピ
ーされる。このとき、レジスタＡ及びＢのおのおのは、
ビット・プレーン・メモリ１６のプレーンｌおよび３に
あられれるすべてのビット位置の組を含む。

ステップ７ 第３Ｇ図を参照すると、ここでビット・プレーン・メモ
リ１６の個々のプレーンに記憶されるべきビットを分離
する必要がある。このことは、レジスタＡ及びＢの内容
を分離マスクとＡＮＤし、その結果をレジスタＡ及びＢ
に書き込む事によりで達成される。より詳細には、分離
マスクはＣ，ＰＵ１４内のレジスタに確立され、その内
容は、 である。なお、分離マスクのビットがレジスタＡのビッ
ト位置の内容とＡＮＤされ、その結果がレジスタＡに再
書き込みされたとき、レジスタＡの第１のバイトはプレ
ーン・メモリ１６のプレーン１にあられれるべきビット
のうちの４つを含むようになされ、レジスタＡの第２の
バイトは、プレーン・メモリ１６のプレーン３に結局あ
られれることになるビット位置のうちの４つを含むよう
になされる。また、上述の分離マスクの相補、すなわち
、 が、レジスタＢの内容とＡＮＤされ、その結果がレジス
タＢに戻される。レジスタＢの第１バイトはこれにより
、プレーン３に現れることになる４つのビット位置を含
み、その第２のバイト位置は、ビット・プレーン・メモ
リ１６のプレーン１にあられれることになる４つのビッ
ト位置を含むことになる。こうして、レジスタＡの左端
バイトとレジスタＢの右端バイトが、ビット・プレーン
・メモリ１６のプレーン１の８個全てのビット位置を含
み、レジスタＡの右端バイトとレジスタＢの左端バイト
が、プレーン３の全てのビット位置を含む。

ステップ８ 第３Ｈ図を参照すると、レジスタＡの左端バイトが２位
置分左にシフトされ、右端バイトは２位置分右ヘシフト
される。これにより、レジスタＢに記憶されたビットを
挿入する余地ができる。次に、レジスタＢの左端バイト
がレジスタＡの右端バイトへとＯＲされ、レジスタＢの
右端バイトがレジスタへの左端バイトへとＯＲされる。

ステップ９ 第３工図を参照すると、ステップ８のＯＲ演算の結果が
レジスタＡに示されている。このとき、レジスタＡの左
端バイトが今やビット・プレーン・メモリ１６のプレー
ン１に配置されるべき全てのビット位置を含んでいるこ
とに留意されたい。しかし、それらのビット位置は、適
切な順序で格納されていない。

このため、レジスタＡの左端バイトを「プレーン１」で
はなく、「プレーン゛１」と呼ぶことにする。同様に、
レジスタＡの右端バイトは、「プレーン゛３」と呼ばれ
る。アルゴリズム演算のこの段階で、レジスタＡは、ビ
ット・プレーン・メモリ１６のプレーンｌ及び３に挿入
されるべき全てのビット位置を含むが、その順序は適正
でない。次に、ビット・プレーン・メモリ１６のプレー
ン○及び２に格納されるべき奇数ビット位置についての
同様の分離手続きが開始される。

ステップ１０ 第３Ｊ図を参照すると、レジスタＢに捕捉マスクがロー
ドされ、レジスタＣ及びＤの内容がそれらとＡＮＤされ
、その結果がレジスタＣ及びＤに戻される。

ステップ１１ 第３に図を参照すると、レジスタＣの内容が１位置だけ
左にシフトされて、その後、レジスタＤの内容がレジス
タＣにＯＲされて、奇数番目の位置の統合された列が形
成される。

ステップ１２ 第３Ｌ図を参照すると、レジスタＣの内容がレジスタＤ
にコピーされ、レジスタＣ及びＤの個々のバイトへのさ
まざまなビット位置への分離を再び達成するために、レ
ジスタＣ及びＤの内容が分離マスクとＡＮＤされる。

特に、分離マスク （１１００１１００００１１００１１）がレジスタＣの
ビット位置とＡＮＤされ、その結果がレジスタＣに上書
きされる。また、そのマスクの相補が、レジスタＤの内
容とＡＮＤされ、その結果が、レジスタＤに上書きされ
る。

ステップ１３ 第３Ｍ図を参照すると、レジスタＤの左端のバイトが２
位置左にシフトされ、右端のバイトが２位置右にシフト
される。その後、レジスタＣの内容が、レジスタＣにＯ
Ｒされて、統合が完了する。

ステップ１４ 第３Ｎ図を参照すると、レジスタＡがブレーン゛コとプ
レーン“３を含み、レジスタＤがプレーン゛○とプレー
ン′２を含む。ここで、各バイトに含まれているビット
位置は、ビット・プレーン・メモリ１６に格納するには
適正な順序でないことを思い出されたい。

上述のアルゴリズムのステップの結果、ベル直列メモリ
１２の各バイトのビット位置が、常に第１３図に示すよ
うな形式で再配列されることが見て取れよう。こうして
、各ビット位置は、ビット・プレーン・メモリ１６のプ
レーンのうちの１つの最終の宛先に対して、予定の関係
にあることが見て取れよう。

第４図を参照すると、レジスタＤの左端バイト　（プレ
ーン”０）を示す例によって、この関係が示されている
。レジスタＤの下方には、適正な順序のビット位置をも
つビット・プレーン・メモリ１６がらのプレーン０が示
されている。レジスタＤの各ビット位置からプレーンＯ
のビット位置への矢印は、プレーンＯに格納する事がで
きるように適正に並へ直さなくてはならない、レジスタ
Ｄのビットの移動をあられす。

以下の変換テーブルは、必要とされるビット移動をあら
れすものである。

これによれば、例えばレジスタＤの０位置のビットは、
プレーン０に適正に整列させるためには右に２ビツト位
置だけ移動しなくてはならない。また、レジスタＤの他
のビットすなわち１乃至７は、上記変換テーブルの「移
動」という列に記された数たけ移動しなくてはならない
。なお、プレーン°構成を含む各バイトは、ビット・プ
レーン・メモリ１６に後で格納するための適正な配向を
達成するために、常に一定の変換を受ける事を理解され
たい。また、上記ステップ５．８．１１及び］３のシフ
ト命令は、常に一定の変換が行なわれるように構成され
ている。

レジスタＤに含まれている２進数は、上述の変換を受け
た後は、ある別の２進数になることが見て取れよう。第
５図は、レジスタＤ内のさまざまなビット位置が数５８
に等しくなるように２進数を配置され、これらの２進数
に上記の変換テーブルに示す変換を施すことにより、プ
レーン○に示す配列が行なわれ、それが２１６に等しく
なることが各バイトには８ビツトが存在するので、レジ
スタに現れる任意の値に対して対応するたか１巳か２５
６個の数しか存在しない。よって、ＣＰＵ１４内には（
例えば第１図のテーブル２４）、上述の変換を与えるテ
ーブルが設けられる。すなわち、レジスタＡないしＤか
ら値が読みこまれるとき、その値は、テーブル・ルック
アップ手続きを使用して、テーブル２４によって適正な
２進値に変換される。

ステップ１５ 第３０図を参照すると、上記テーブル・ルックアップが
行なわれた後、適正な値がレジスタＡ乃至りに挿入され
、そのあとビット・プレーン・メモリ０乃至３にその値
が格納される。

ステップ１６ 第３Ｐ図を参照すると、この段階で、ビット位置３２（
バイト５）で始まるワード３にアクセスすることによっ
て、このアルゴリズムが継続する。このアルゴリズムは
、上記ステップ２ｊ以下の処理をワード３及び４に対し
て実行し、処理は、全てのワードを変換してビット・プ
レーン・メモリ１６に書き込むまで行なわれる。

なお、プレーンＯからプレーン３までを直列的に縦断す
る代りに（第２図の矢印３０参照）、ワード３乃至４に
対してプレーンはその逆順（第２図の矢印３２を参照）
であると考慮されることに留意されたい。アルゴリズム
をこのような左右交互的（ｂｏｕｓ’ｔｒ。

ｐｈｅｄｏｎｉｃ）な様式、すなわち牛が畑を耕すよう
な方法でアルゴリズムを継続する事により、相当の処理
時間が節約される。さらに、−度に２バイトを処理する
ことにより、メモリ・アクセスの回数が半分になり、よ
ってさらに相当な処理時間の節約がはかられる。

Ｆ０発明の詳細 な説明したように、この発明によれば、ビット・マスク
の使用とレジスタにおけるビット・シフトをもちいて、
直列メモリからビット・プレーン・メモリへの高速のデ
ータ転送が達成される。

【図面の簡単な説明】

第１図は、本発明の方法を実施するためのシステムの主
要な要素のブロック図、 第２図は、ベル直列メモリと、対応するビット・プレー
ン・メモリのビット・レイアウトの図、 第３Ａ図乃至第３Ｐ図は、本発明の各ステップにおける
レジスタＡ乃至りの内容を示す図、 第４図は、レジスタＤのバイト中のビット位置と、ビッ
ト・プレーン・メモリのプレーン０中のビット位置の間
の関係を示す図、第５図は、ビット変換の例を示す図で
ある。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 口 く 味 く 妖 く 味 く 糧 く 妓 く 派 く 口 く

Claims (2)

【特許請求の範囲】
1. （１）直列的に構成されたメモリから、ビット・プレー
   ン構成されたメモリへデータ単位を転送するための方法
   において、 （ａ）上記直列的に構成されたメモリからデータ単位を
   選択する段階と、 （ｂ）上記データ単位から、上記ビット・プレーン構成
   されたメモリ中の記憶プレーンのサブセットに記憶すべ
   きビットのみを含むビット・パターンを取り出す段階と
   、 （ｃ）上記ビット・パターンから、上記記憶プレーンの
   上記サブセットの１つの記憶プ レーンに記憶されるべきビットを含むビット・パターン
   を分離する段階と、 （ｄ）上記分離されたビット・パターンを、上記ビット
   ・パターン構成メモリのプレーンに格納するに適合した
   形式に変換する段階を有する、 データ転送方法。
2. （２）直列メモリに格納されたデータ単位を、複数のビ
   ット・プレーンをもつビット・プレーン・メモリに、該
   複数のビット・プレーンの各々が、上記直列メモリの奇
   数又は偶数番のビットのみをもちその両方はもたないよ
   うに、転送するための方法において、 （ａ）上記直列メモリから、各々が少なくとも１つのデ
   ィスプレイ・データ単位を含むようなワードの対を選択
   し、該選択されたワードの対を複数のレジスタに格納す
   る段階と、（ｂ）上記選択されたワードの対から、上記
   直列メモリのすべての奇数番ビットを除去するように、
   上記選択されたワードの対にマスクを適用する段階と、 （ｃ）上記複数のレジスタのうちの１つのレジスタ中の
   ビットをシフトして該シフトされたビットを、上記複数
   のレジスタのうちの別のレジスタに格納されたビットと
   組合せ、以て該２つのレジスタが上記選択されたワード
   の全ての偶数番ビットを含むようにする段階と、 （ｄ）上記２つのレジスタ内にある、上記直列メモリの
   偶数番ビットを部分的に分離するために上記レジスタに
   格納されたビットに第２のマスクを適用する段階と、 （ｅ）上記ビット・プレーン・メモリの上記プレーンに
   記憶された偶数番ビットを、上記ディスプレイ・データ
   単位毎にまとめるように、上記部分的に分離されたビッ
   トを組合せる段階と、 （ｆ）上記まとめられた偶数番ビットを、所望の順序に
   並べかえる段階と、 （ｇ）上記並べかえられたビット位置を、上記ビット・
   プレーン・メモリの上記プレーンに格納する段階を有す
   る、 データ転送方法。