JP2001084171A

JP2001084171A - 画像処理装置

Info

Publication number: JP2001084171A
Application number: JP25801699A
Authority: JP
Inventors: Shunichi Ishiwatari; 俊一石渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-10
Filing date: 1999-09-10
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】この発明は、複数のプロセッサに対して複数
の異なる切り出し処理を行う回路を共有化して、構成の
小型化を達成することを課題とする。【解決手段】この発明は、複数のプロセッサ１Ａ、１
Ｂを並列接続する共有バス２に接続された外部メモリの
ＤＲＡＭ４から読み出したデータの一部を第１の切り出
し回路となるファネルシフタ３１により切り出し、切り
出したデータを第２の切り出し回路により切り出し、前
記プロセッサ内のローカルバス６Ａ、６Ｂを介してロー
カルメモリ７Ａ，７Ｂに書き込むように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶された画像デ
ータを画面表示に適した操作を行う画像処理装置に関
し、特にＭＰＥＧなどの国際標準に基づいて画像圧縮、
伸長を行う画像処理装置に使用されるものである。

【０００２】

【従来の技術】従来、この種の画像処理装置の基本構成
としては、例えば図８に示すようなものが知られてい
る。図８において、画像処理装置は、高い演算性能を実
現するためにマルチプロセッサ構成とし、また、プロセ
ッサ間でデータの共有が容易に行えるように、複数のプ
ロセッサコア１０１Ａ、１０１Ｂを共有バス１０２で結
合して、このバス１０２にＤＲＡＭコントローラ１０３
を介して大容量のメインメモリとなるＤＲＡＭ１０４を
接続する。加えて、プロセッサコア１０１Ａ、１０１Ｂ
の動作と並行してデータ転送が効率良く行えるように、
共有バス１０２とプロセッサコア１０１Ａ、１０１Ｂ間
のそれぞれにブリッジ１０５Ａ、１０５Ｂを入れ、さら
にこのブリッジ１０５Ａ、１０５Ｂにローカルバス１０
６Ａ、１０６Ｂを接続し、このローカルバス１０５Ａ、
１０５Ｂに小容量だが高速のローカルメモリ１０７Ａ、
１０７Ｂを接続し、ローカルメモリ１０７Ａ、１０７Ｂ
とメインメモリとなるＤＲＡＭ１０４との間でＤＭＡデ
ータ転送を制御するＤＭＡ（ダイレクト・メモリ・アク
セス）コントローラＡ、Ｂを備えるという構成をとる。
ここで、例えば外部メモリのＤＲＡＭ１０４と共有バス
１０２のデータ幅は共に８バイト幅とし、１ワードを８
バイトと定義する。

【０００３】上記構成の画像処理装置において、以下に
説明する処理が行われる。まず、１つまたは複数のプロ
セッサにおいて、図９に示すように、ＤＲＡＭ１０４か
ら読み出された３ワードの中からワード境界に整合され
るとは限らない連続する１８バイトを切り出し、８バイ
ト幅のローカルメモリ１０７Ａ、１０７Ｂに順次書くと
いう動作を繰り返す。また、これと似ているが、１つま
たは複数のプロセッサにおいて、図１０に示すように、
ＤＲＡＭ１０４から読み出された２ワードの中からワー
ド境界に整合されるとは限らない連続する８バイトを切
り出し、８バイト幅のローカルメモリメモリ１０７Ａ、
１０７Ｂに書くという動作を繰り返す。但し、両方の処
理を行うプロセッサもあるが、後者しか行わないプロセ
ッサもある。

【０００４】このような処理において、連続する１８バ
イトを読み出そうとすると、まずＤＲＡＭ１０４の３つ
の連続するアドレスから合計３ワード（２４バイト）の
データを読み出し、次にこのデータの中から必要な連続
する１８バイトのみを切り出すという処理が必要にな
る。また、ワード境界に整合されない連続する８バイト
をＤＲＡＭ１０４から読み出そうとすると、ＤＲＡＭ１
０４の２つの連続するアドレスから合計２ワード（１６
バイト）のデータを読み出し、次にこのデータの中から
必要な連続する８バイトのみを切り出すという処理が必
要になる。

【０００５】このような処理を図８に示す画像処理装置
で行う場合に、従来では、図１１に示すように、図９に
示す処理を行う切り出し回路１０８Ａと図１０に示す処
理を行う切り出し回路１０８Ｂをそれぞれ別々に用意
し、図９に示す処理を行う切り出し回路１０８Ａをロー
カルバス１０６Ａとローカルメモリ１０７Ａとの間に挿
入し、図１０に示す処理を行う切り出し回路１０８Ｂを
ローカルバス１０６Ｂとローカルメモリ１０７Ｂとの間
に挿入するようにしていた。

【０００６】

【発明が解決しようとする課題】以上説明したように、
画像データを複数の異なる切り出し処理を行う従来の画
像処理装置においては、それぞれの切り出し処理が異な
るため、それぞれの切り出し処理に適した回路をそれぞ
れ別々に用意し、画像データのそれぞれの切り出し処理
をその処理に対応した回路で行っていた。このため、構
成の大型化を招くといった不具合を招いていた。

【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、複数のプロセ
ッサに対して複数の異なる切り出し処理を行う回路を共
有化して、構成の小型化を達成し得る画像処理装置を提
供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、データ転送を制御す
るプロセッサコアと、ローカルバスに接続されたローカ
ルメモリと、前記プロセッサコアと前記ローカルバスと
を接続するブリッジとを備えた複数のプロセッサが前記
それぞれのブリッジを介して並列に共有バスに接続さ
れ、前記共有バスにメインメモリ用のメモリコントロー
ラを介してメインメモリが接続され、前記複数のプロセ
ッサコアの動作と並行して前記ローカルメモリならびに
前記メインメモリ間でデータ転送を行い、画像データを
処理する画像処理装置において、前記メインメモリ用の
メモリコントローラに設けられ、前記メインメモリから
読み出されたデータを受けて、該データの一部を切り出
し、切り出したデータを前記共有バスに出力する第１の
切り出し回路と、前記それぞれのブリッジ内に設けら
れ、前記第１の切り出し回路から前記共有バスに出力さ
れたデータを受けて、該データの一部を切り出し、切り
出したデータを前記ローカルバスを介して前記ローカル
メモリに与える第２の切り出し回路とを有することを特
徴とする。

【０００９】第２の手段は、前記第１の手段において、
前記第１の切り出し回路は、入力データを所定のシフト
量だけシフトするシフタが複数段縦続接続されたファネ
ルシフタからなることを特徴とする。

【００１０】前記第３の手段は、前記第２の手段におい
て、ファネルシフタは、連続した複数の単位データから
該単位データの境界に整合されない連続したデータを切
り出すことを特徴とする。

【００１１】前記第４の手段は、前記１，２又は３の手
段において、第前記第２の切り出し回路は、シフタ又は
マルチプレクサを備えたバイト変換回路からなることを
特徴とする。

【００１２】前記第５の手段は、前記１，２，３又は４
の手段において、前記共有バスを８バイト幅とし、前記
ローカルバスの少なくとも１つを９バイト幅とし、該９
バイト幅のローカルバスとは異なる前記ローカルバスの
少なくとも１つを８バイト幅とすることを特徴とする。

【００１３】

【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。

【００１４】図１はこの発明の一実施形態に係る画像処
理装置の構成を示す図である。図１において、この実施
形態の画像処理装置は、図８の基本構成に示すように、
マルチプロセッサシステムを採用して、プロセッサコア
１Ａ、１Ｂ、共有バス２、メモリコントローラとなるＤ
ＲＡＭコントローラ３、メインメモリとして機能するＤ
ＲＡＭ４、ブリッジ５Ａ、５Ｂ、ローカルバス６Ａ、６
Ｂ、ローカルメモリ７Ａ、７Ｂ、ＤＭＡコントローラ
Ａ、Ｂを備え、図８に示す構成に対してメインメモリの
コントローラとなるＤＲＡＭコントローラ３、ブリッジ
５Ａ、９バイトのローカルバス６Ａが異なり、他の構成
は同様であり、前述した２種類の切り出し処理を行う。
なお、このような画像処理装置は、１チップのＩＣに構
成され、又はＤＲＡＭ４を除いた構成が１チップのＩＣ
で構成される。また、メインメモリはＤＲＡＭ４に限る
ことはなく、他の構成のメモリであってもかまわない。

【００１５】ＤＲＡＭコントローラ３は、メインメモリ
のコントローラとなるメモリコントローラとして機能
し、第１の切り出し回路となるファネルシフタ３１を備
えている。ファネルシフタ３１は、図２に示すように、
１１個のマルチプレクサ（ＭＵＸ）３２からなる４バイ
トのシフタと、９個のマルチプレクサ３３からなる２バ
イトのシフタと、８個のマルチプレクサ３４からなる１
バイトのシフタで構成され、ファネルシフタ３１はＤＲ
ＡＭ４から与えられるデータを受けて保持する８バイト
幅のレジスタ３５と、このレジスタ３２に保持されたデ
ータを受けて保持する８バイト幅のレジスタ３６から与
えられるデータを受けて、プロセッサコア１Ａ、１Ｂか
ら指示されるシフト量に基づいてシフトを行い、シフト
したデータを８バイト幅のレジスタ３７に与えて保持す
る。

【００１６】ブリッジ５Ａは、共有バス２とローカルバ
ス６Ａとの間で転送されるデータのバイト変換を行う第
２の切り出し回路となるシフタ５１を備えている。この
シフタ５１は、図４に示すように、９個のマルチプレク
サからなる１バイトのシフタであり、共有バス２から与
えられるデータを受ける８バイト幅のレジスタ５２に保
持された一部のデータと、このレジスタ５２に保持され
たデータを受ける８バイト幅のレジスタ５３に保持され
たデータを入力とし、８バイトのデータを９バイトのデ
ータにバイト変換し、変換したデータをローカルバス６
Ａ、６Ｂに出力する。

【００１７】このような構成において、図９に示すよう
に、ＤＲＡＭ４から３ワードのデータを読み出し、この
中からワード境界に整合されるとは限らない連続する１
８バイトを切り出す処理の流れを説明する。まず、ＤＲ
ＡＭ４から連続する３ワード（２４バイト）を読み出
し、ＤＲＡＭコントローラ３に内蔵されたファネルシフ
タ３１により必要な１８バイトを切り出して、共有バス
２を経由してブリッジ５Ａに転送する。次に、ブリッジ
５Ａで９バイト幅に変換してこれをローカルバス６Ａ経
由で順次ローカルメモリ７Ａに転送する。

【００１８】３ワード（２４バイト）から１８バイトを
切り出す処理において、ＤＲＡＭ４からは１サイクルに
１ワードずつ読み出せるものとする。したがって、３ワ
ード（２４バイト）のデータを読み出すには３サイクル
かかる。このとき、切り出し処理は、最初の２ワードデ
ータをＤＲＡＭ４から読み出した段階で１ワード（８バ
イト）を切り出し、次の１ワードのデータをＤＲＡＭ４
から読み出した段階でその次の１ワード（バイト）を切
り出し、その次のサイクルで最後の２バイトを切り出す
という手順で行うことにする。こうすることで、ＤＲＡ
Ｍ４からデータを読み出すレートと、切り出した結果を
共有バス２に出力するレートが、１行あたり３サイクル
となって一致するので、余分なバッファを必要とせず都
合が良い。また、１サイクルあたりに転送する最大のバ
イト数が８なので、共有バス２の幅を８のままに抑える
ことができ都合が良い。

【００１９】但し、最終的にデータを書き込むローカル
メモリ７Ａの幅は９バイトであり、１サイクルに９バイ
トずつ書き込まなければならないので、途中で１サイク
ルあたり８バイトから９バイトにバイト変換しなければ
ならない。この変換をブリッジ５Ａのシフタ５１で行
う。共有バス２経由で１行中の最初の２ワード（１６バ
イト）のデータが転送されてきたら、この中から必要な
９バイトを切り出し、ローカルバス６Ａに出力する。次
に、最後のワード（有効なデータは２バイトのみ）が転
送されてきたら、この２バイトと前のサイクルで残って
いた７バイトの合計９バイトをローカルバス６Ａに出力
する。

【００２０】次に、切り出し処理の詳細を、ワード境界
に対して２バイト右の位置からの連続する１８バイトを
切り出して９バイト幅のローカルメモリ７Ａに順次書く
場合を一例として、図３ならびに図４を参照して説明す
る。なお、図３、図４の正方形の中の数字は、ＤＲＡＭ
４中でのバイト位置を表しており、この中で２番から１
９番までの１８バイトをローカルメモリ７Ａに書く場合
を表している。

【００２１】まず、図３に示されていないサイクル０で
ＤＲＡＭ４から１ワード（８バイト）のデータを読み出
し、ＤＲＡＭコントローラ３内の右側の８バイト幅のレ
ジスタ３５に入れる。この結果図３のサイクル１の状態
になる。次にサイクル１では、次の１ワードをＤＲＡＭ
４から読み出し、これを右側の８バイト幅のレジスタ３
５に入れる。同時に右側の８バイト幅のレジスタ３５か
ら左側の８バイト幅のレジスタ３６にデータを転送す
る。この結果、ファネルシフタ入力が図３のサイクル２
に示す状態になる。

【００２２】サイクル２では、ファネルシフタ３１にお
けるシフト量を２に設定する。この結果、ファネルシフ
タ３１の出力が２番から９番までの８バイトになる。ま
た、ＤＲＡＭ４から次の１ワードを読み出し右側の８バ
イト幅のレジスタ３５に入れると共に、右側の８バイト
幅のレジスタ３５から左側の８バイト幅のレジスタ３６
にデータを転送する。この結果、共有バス２に出力され
るデータとファネルシフタ入力が図３に示すサイクル３
の状態になる。

【００２３】サイクル３では、ファネルシフタ３１にお
けるシフト量を２に設定する。この結果、ファネルシフ
タ３１の出力が１０番から１７番までの８バイトにな
る。また、ブリッジ５Ａが共有バス２からデータを取り
込み、ブリッジ内の右側の８バイト幅のレジスタ５２に
格納する。ＤＲＡＭ４からの読み出し及び読み出したデ
ータのレジスタへの格納の動作はどのサイクルでも同様
とする。この結果、ファネルシフタ３１の入力、共有バ
ス２、ブリッジ５Ａ内のバッファ（レジスタ５２、レジ
スタ５３）は図４に示すサイクル４の状態になる。

【００２４】サイクル４では、ファネルシフタ３１にお
けるシフト量を２に設定する。この結果、図４に示すよ
うに、ファネルシフタ３１から１８番から２３番までの
６バイトが出力される。ブリッジ５Ａは、共有バス２か
らデータを取り込み右側の８バイト幅のレジスタ５２に
取り込むと共に、同時に右側の８バイト幅のレジスタ５
２から左側の８バイト幅のレジスタ５３にデータを転送
する。この結果、図４のサイクル５に示す状態になる。

【００２５】サイクル５では、ブリッジ内のシフタ５１
を構成するマルチプレクサで左側を選択する。この結
果、ローカルバス６Ａには、２番から１０番までの９バ
イトが出力される。また、共有バス２からデータを取り
込み右側の８バイト幅のレジスタ５２に取り込むと共
に、同時に右側の８バイト幅のレジスタ５２から左側の
８バイト幅のレジスタ５３にデータを転送する。この結
果、図４のサイクル６に示す状態になる。

【００２６】サイクル６では、ブリッジ内のマルチプレ
クサで右側を選択する。これは、１バイト左にシフトす
る操作を行うことに相当する。この結果、ローカルバス
６Ａには、１１番から１９番までの９バイトが出力され
る。

【００２７】以上のようにして、２番から１９番までの
ワード境界に整合されない連続する１８バイトが９バイ
トずつ順次ローカルメモリ７Ａに書かれる。この場合の
スループットは１行あたり３サイクルとなり、これはＤ
ＲＡＭ４から１行のデータを読み出すレートと一致する
ことになる。

【００２８】一方、図１０に示すように、ＤＲＡＭ４か
ら読み出された２ワードの中からワード境界に整合され
るとは限らない連続する８バイトを切り出し、８バイト
幅のローカルメモリ７Ｂに書くという切り出し処理は、
ＤＲＡＭ４から順次２ワードのデータを読み出し、読み
出したデータをＤＲＡＭコントローラ３のレジスタ３
５、レジスタ３６に順次格納保持し、格納保持したデー
タをファネルシフタ３１により所定量シフトし８バイト
のデータを切り出し、切り出した８バイトのデータをレ
ジスタ３７に格納保持し、保持したデータを共有バス
２、ブリッジ５Ｂ、ローカルバス６Ｂを介してローカル
メモリ７Ｂに書き込む。

【００２９】このように、上記実施形態においては、ワ
ード境界に整合されるとは限らない連続する１８バイト
を読み出すことを想定して作られたプロセッサと、ワー
ド境界に整合されない連続する８バイトを読み出すこと
はあっても連続する１８バイトを読み出すことはないと
仮定して作られたプロセッサの間で、切り出しに必要な
回路を最大限共有しつつ、前者のために必要な第２の切
り出し回路の構成を最小限に抑えることができる。これ
により、構成の小型化を図ることが可能となる。

【００３０】次に、この発明の他の実施形態を説明す
る。

【００３１】この実施形態の特徴とするところは、図２
に示すファネルシフタ３１に代えて図５に示す構成のフ
ァネルシフタ６２を採用し、かつ図２に示すブリッジ５
Ａのシフタ５１に代えて図５に示すマルチプレクサ６７
を採用したことにあり、他の構成は図１、図２と同様で
ある。

【００３２】ファネルシフタ６２は、それぞれ８個のマ
ルチプレクサからなる４組のシフタ６３、６４、６５、
６６から構成されている。

【００３３】次に、上述したと同様の切り出し処理を、
図６ならびに図７を参照して説明する。なお、図６、図
７において、正方形の中の数字は、ＤＲＡＭ４中でのバ
イト位置を表しており、この中で２番から１９番までの
１８バイトをローカルメモリ７Ａに書く場合を表してい
る。

【００３４】まず、図６に示されていないサイクル０で
ＤＲＡＭ４から１ワード（８バイト）のデータを読み出
し、ＤＲＡＭコントローラ３内の右側の８バイト幅のレ
ジスタ３５に入れる。この結果図６に示すサイクル１の
状態になる。

【００３５】次にサイクル１では、次の１ワードをＤＲ
ＡＭ４から読み出し、これを右側の８バイト幅のレジス
タ３５に入れる。同時に右側の８バイト幅のレジスタ３
５から左側の８バイト幅のレジスタ３６にデータを転送
する。この結果、ファネルシフタ入力が図６のサイクル
２に示す状態になる。

【００３６】サイクル２では、ファネルシフタ６２にお
けるシフト量を２に設定する。この結果、ファネルシフ
タ６２の出力が２番から９番までの８バイトになる。ま
た、ＤＲＡＭ４から次の１ワードを読み出し右側の８バ
イト幅のレジスタ３５に入れると共に、右側の８バイト
幅のレジスタ３５から左側の８バイト幅のレジスタ３６
にデータを転送する。この結果、共有バス２に出力され
るデータとファネルシフタ６２の入力が図６に示すサイ
クル３の状態になる。

【００３７】サイクル３では、ファネルシフタ６２にお
けるシフト量を前のサイクルよりも１増やして３に設定
する。また、１０番のバイトだけは、ファネルシフタ６
２中の１番上の段の左から３番目のマルチプレクサで左
側の入力を選択する。この結果、図６に示すような形式
でファネルシフタ６２の出力が１０番から１７番までの
８バイトになる。また、ブリッジ５Ａが共有バス２から
データを取り込み、ブリッジ６Ａ内の右側の８バイト幅
のレジスタ５２に格納する。ＤＲＡＭ４からの読み出し
及び読み出したデータのレジスタへの格納の動作はどの
サイクルでも同様とする。この結果、ファネルシフタ入
力、共有バス２、ブリッジ内バッファは図７に示すサイ
クル４の状態になる。

【００３８】サイクル４では、ファネルシフタ６２にお
けるシフト量をさらに１増やして４に設定する。また、
１８番と１９番の２バイトに関しては、ファネルシフタ
６２中の１番上の段の左から３番目と４番目のマルチプ
レクサで左側の入力を選択する。この結果、図７に示す
ような形式で１８番から２３番までの６バイトがファネ
ルシフタ６２から出力される。ブリッジ５Ａは、共有バ
ス２からデータを取り込み右側の８バイト幅のレジスタ
５２Ａに取り込むと共に、同時に右側の８バイト幅のレ
ジスタ５２から左側の８バイト幅のレジスタ５３にデー
タを転送する。この結果、図７のサイクル５に示す状態
になる。

【００３９】サイクル５では、ブリッジ５Ａ内のマルチ
プレクサ６７で左側入力を選択する。この結果、ローカ
ルバス６Ａには、２番から１０番までの９バイトが出力
される。また、共有バス２からデータを取り込み右側の
８バイト幅のレジスタ５２に取り込むと共に、同時に右
側の８バイト幅のレジスタ５２から左側の８バイト幅の
レジスタ５３にデータを転送する。この結果、図７のサ
イクル６に示す状態になる。

【００４０】サイクル６では、ブリッジ５Ａ内のマルチ
プレクサ６７で右側入力を選択する。この結果、ローカ
ルバス６Ａには、１１番から１９番までの９バイトが出
力される。

【００４１】以上のようにして、２番から１９番までの
ワード境界に整合されない連続する１８バイトが９バイ
トずつ順次ローカルメモリ７Ａに書かれる。この場合の
スループットは１行あたり３サイクルであり、これはＤ
ＲＡＭ４から１行を読み出すレートと一致している。

【００４２】一方、図１０に示すように、ＤＲＡＭ４か
ら読み出された２ワードの中からワード境界に整合され
るとは限らない連続する８バイトを切り出し、８バイト
幅のローカルメモリ７Ｂに書くという切り出し処理は、
先の実施形態と同様にして行われる。

【００４３】先の実施形態とこの実施形態のそれぞれの
構成を比較すると、図２に示すファネルシフタ３１なら
びにブリッジ５Ａのシフタ５１を構成するマルチプレク
サの数は３７個であるのに対して、図５に示す同様の構
成では３３個に削減されている。これにより、この実施
形態は、前記実施形態に比べて、前記実施形態ではシフ
ト量の制御が一通りで制御が容易であるのに対して、こ
の実施形態ではシフト量の制御が複数通りとなるが、よ
り一層構成を小型化することが可能となる。

【００４４】

【発明の効果】以上説明したように、この発明によれ
ば、切り出し回路のハードウェアの大部分を複数のプロ
セッサで共有することができ、回路規模を従来に比べて
削減することができる。この結果、構成を小型化するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態形態に係る画像処理装置の
構成を示すブロック図である。

【図２】図１に示すＤＲＡＭコントローラとブリッジの
構成を示す図である。

【図３】本発明の一実施形態形態に係る画像処理装置に
おける動作のタイミングを示す図である。

【図４】本発明の一実施形態形態に係る画像処理装置に
おける動作のタイミングを示す図である。

【図５】本発明の他の実施形態形態に係る画像処理装置
におけるＤＲＡＭコントローラとブリッジの構成を示す
図である。

【図６】本発明の他の実施形態形態に係る画像処理装置
における動作のタイミングを示す図である。

【図７】本発明の他の実施形態形態に係る画像処理装置
における動作のタイミングを示す図である。

【図８】従来の画像処理装置の一構成を示すブロック図
である。

【図９】ワード境界に整合されない１８バイトの切り出
しを表す図である。

【図１０】ワード境界に整合されない８バイトの切り出
しを表す図である。

【図１１】切り出し回路を備えた従来の画像処理装置の
構成を示すブロック図である。

【符号の説明】

１Ａ，１Ｂプロセッサコア２共有バス３ＤＲＡＭコントローラ４ＤＲＡＭ５Ａ，５Ｂブリッジ６Ａ，６Ｂローカルバス７Ａ，７Ｂローカルメモリ３１，６２ファネルシフタ３２，３３，３４，５１，６３〜６６シフタ３５，３６，３７，５２，５３レジスタ６７マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】データ転送を制御するプロセッサコア
と、ローカルバスに接続されたローカルメモリと、前記
プロセッサコアと前記ローカルバスとを接続するブリッ
ジとを備えた複数のプロセッサが前記それぞれのブリッ
ジを介して並列に共有バスに接続され、前記共有バスに
メインメモリ用のメモリコントローラを介してメインメ
モリが接続され、前記複数のプロセッサコアの動作と並
行して前記ローカルメモリならびに前記メインメモリ間
でデータ転送を行い、画像データを処理する画像処理装
置において、前記メインメモリ用のメモリコントローラに設けられ、
前記メインメモリから読み出されたデータを受けて、該
データの一部を切り出し、切り出したデータを前記共有
バスに出力する第１の切り出し回路と、前記それぞれのブリッジ内に設けられ、前記第１の切り
出し回路から前記共有バスに出力されたデータを受け
て、該データの一部を切り出し、切り出したデータを前
記ローカルバスを介して前記ローカルメモリに与える第
２の切り出し回路とを有することを特徴とする画像処理
装置。
【請求項２】前記第１の切り出し回路は、入力データ
を所定のシフト量だけシフトするシフタが複数段縦続接
続されたファネルシフタからなることを特徴とする請求
項１記載の画像処理装置。
【請求項３】ファネルシフタは、連続した複数の単位
データから該単位データの境界に整合されない連続した
データを切り出すことを特徴とする請求項２記載の画像
処理装置。
【請求項４】前記第２の切り出し回路は、シフタ又は
マルチプレクサを備えたバイト変換回路からなることを
特徴とする請求項１，２又は３記載の画像処理装置。
【請求項５】前記共有バスを８バイト幅とし、前記ロ
ーカルバスの少なくとも１つを９バイト幅とし、該９バ
イト幅のローカルバスとは異なる前記ローカルバスの少
なくとも１つを８バイト幅とすることを特徴とする請求
項１，２，３又は４記載の画像処理装置。