JPH0242419A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜トランジスタ（以下、ＴＰＴと略する）
を用いた液晶表示装置用の半導体装置に係り、特にアク
ティブマトリックス基板に好適な半導体装置に関する。

（従来の技術） ＴＰＴを用いたアクティブマトリックス方式の液晶表示
装置は、高画質化に適した方式として期待されている。

液晶表示装置の画質向上に際しては画像の輝度の向上が
重要であり、そのため、アクティブマトリックス基板に
おいては開口率を大きくする事か必要となる。特に、画
面が小型化すると開口率の確保は重要な課題となる。

この課題に対する技術的な解決策としては、配線の線幅
等の加工寸法を微細化することと、第２図に示すような
自己整合構造化によりコンタクトスルーホールを不要に
することの２つの方法が考えられる。

配線の微細化を実現するためには配線を低抵抗化する必
要がある。従来、配線及びゲート電極制料としては、不
純物を添加した多結晶ＳＬか用いられていたが、微細化
された配線で動作速度を高速化するためには配線の低抵
抗化か必要となり、最近ではより抵抗の低いＭｏ、Ｗ、
Ｎｉなどの金属と、Ｓｉとの合金膜（以下、シリサイド
と略する）が用いられるようになっている。

次に、第２図を用いてスルーホールを不要にする方法に
ついて説明する。

第２図（ａ）は走査配線１０１とＴＦＴのゲト電極４と
がコンタクトスルーホール２０を介して接続させる例を
示しており、マスク合わせの為の余裕を取るためかなり
広い面積のデッドスペスが生じ、画素電極１０の大きさ
が小さくなってしまう。

これに対して、第２図（ｂ）のように走査線１０１とＴ
ＰＴのゲート電極４とを１回のホト工程で自己整合的に
形成すると、スルーホール形成のためのデッドスペース
を減らすことができるため、開口率を向上させることが
できる。

（発明が解決しようとする課題） しかしながら、上記のシリサイド配線技術をＴＰＴ、特
に能動層祠料として多結晶半導体を用いたＴＰＴに適用
しようとすると重大な問題が生ずる。以下この問題点に
関して説明する。

一般に、多結晶半導体は結晶粒界中に原子の未結合手等
に代表される構造欠陥を多数有し、この欠陥が素子特性
を低下させる主要因となっている。

これに対しては、ＨやＦなどの一配位の原子により未結
合手を終端したり、あるいは構造の歪みを緩和すること
で素子特性の向上を図る方法が知られている。

その技術的手段としてはＨやＦを含むプラズマ巾で基板
を熱処理する方法が一般的である。この水素化或いはフ
ッ素化処理は、多結晶祠料をデバイスとして実用可能と
する為には不可欠である。

この処理に際しては、ＴＰＴのゲート電極のＨやＦに対
する透過性か、ＴＰＴの活性層に到達するＨやＦの量を
決定するため、ゲート電極の膜厚や材料は非常に重要な
因子である。

ゲート電極材料として多結晶Ｓｉを用いた場合のゲート
電極膜厚と水素化処理の効果の関係については、例えば
特願昭６２−５４０４４号公報に記載がある通り、ゲー
ト電極膜厚が薄くなる捏水素化効果は顕著である。

一方、水素化効果はゲート電極材料に対しても強く依存
する。

第３図は、水素化処理前の能動層の特性■（点線）と、
ゲート電極材料として■多結晶Ｓｉ膜（実線）、■白金
−シリサイド（Ｐｔ−３ｉ：２点鎖線）膜、■ＡΩ膜（
１点鎖線）を用いて水素化処理した後の能動層の特性と
をゲート電圧とドレイン電流との関係で示したものであ
り、このときのドレイン電圧は５Ｖ、チャネル幅／チャ
ネル長は１である。

同図から明らかなように、ゲート電極に多結晶Ｓｉを用
いたＴＰＴでは水素化処理による特性改善■が顕著であ
るが、ＡＮゲートでは特性改善■はほとんど見られず、
Ｐｔ−３ｔゲートでも特性改善■はわずかである。

このような水素化効果の違いは、明らかにゲート電極材
料の水素の透過性の違いによるものである。この理由は
、Ｓｔのような共有結合性の物質では原子間距離が比較
的大きく、ＨやＦが原子間を拡散し易いのに対し、Ａｆ
ｉのような金属では最密充填の結晶構造をとるため原子
間距離が小さく、ＨやＦが拡散し難いためであると推察
される。またＰｔ−３ｉのような、金属と半導体との合
金では、その性質は金属と＋導体との中間的なものにな
るため、ＨやＦの通し易さは多結晶Ｓｉよりは小さく、
八Ωよりは大きくなっているものと思われる。

上記したことかられかるように、動作速度の向上と素子
特性の改善とを両立させるためには、配線のみをシリサ
イド化し、ゲート電極はシリサイド化しないようにしな
ければならない。

ところか、ＴＰＴの構造を開口率を向上させるために走
査配線がゲート電極を兼ねるような自己整合構造とする
と、走査配線とゲート電極とが同時に形成されるため、
走査配線をシリサイド化すると、同時にゲート電極もシ
リサイド化されてしまい、上記したように能動層の活性
化が行われず、素子特性の十分な改善がなされないとい
う問題が生じる。

本発明の目的は上記した問題を解決し、自己整合配線構
造により高い開口率を維持したアクティブマトリックス
基板において、配線のシリサイド化による動作速度の向
上と、水素化またはフッ素化処理による素子特性の改遷
とを達成することができる構造のアクティブマトリック
ス基数を提供することにある。

（課題を解決するための手段） 」−記した問題点を解決するために、本発明は、走査配
線がＴＰＴのゲート電極を兼ね、走査配線および信号配
線の少なくとも一方がシリサイド化された構造を有する
アクティブマトリックス基板において、走査配線のうち
、ゲート電極として機能する部分の少なくとも一部には
シリサイドが形成されない構造とした点に特徴がある。

（作用） 上記した構成によれば、走査配線および信号配線のみが
シリサイド化され、薄膜半導体素子のチャネル領域の上
部にはシリサイドが存在しない。

したがって、自己整合配線構造により高い開口率を維持
したアクティブマトリックス基板において前記チャネル
領域を活性化させるために水素化またはフッ素化処理を
施した場合でも、水素またはフン素イオンかゲート電極
を通過してチャネル領域に達するので、チャネル領域の
活性化が十分行われ素子特性を改善することができるよ
うになる。

さらに、ゲート電極の表面の一部分のみにシリサイドを
形成するようにしたので、チャネル領域の活性化を（Ｍ
なうことなく、動作速度をさらに向」ニさせることがで
きるようになる。

（実施例） 以下、本発明の一実施例を図を用いて説明する。

第１図（ａ）は本発明の一実施例であるアクティブマト
リックス基板の１セル分の平面図であり、同図（ｂ）は
同図（ａ）のＡ−Ｂ線断面図、同図（ｅ）は同図（ａ）
のＣ−Ｄ線断面図である。

同図において、絶縁性基板１の主表面には多結晶Ｓｔか
ら成る素子領域２がマトリックス状に形成されており、
該素子領域２の表面にはゲート絶縁膜３を介してゲート
電極４が形成されている。

さらに、該ゲート絶縁膜３およびゲート電極４の表面お
よび側面にはマスク５ｉＯ７膜７が形成されており、該
マスク５１０２膜７の投影領域以外の素子領域２、すな
わちドレイン領域６とソース領域５の表面、およびゲー
ト電極４を除く走査配線１０１の表面にはシリサイド膜
８か形成されている。

該シリサイド膜８には、層間絶縁膜９を介して信号配線
１０２および画素電極１０が接続されている。

第４図は第１図に示したアクティブマトリックス基板の
製造方法を説明するための断面図であり、図中左半分は
第１図のＡ−Ｂ線断面図、図中右半分は第１図のＥ−Ｆ
線断面図を示している。同図において、第１図または第
２図と同一の７膜号は同一または同等部分を表している
。

ガラス基板１上に能動層となる多結晶シリコン膜を減圧
ＣＶＤ法で１５００人堆積し、その後パターニングして
素子領域２を形成する。次に、５１０２膜を常圧ＣＶＤ
法で１０００人、続いて多結晶Ｓｉ膜を減圧ＣＶＤ法で
１５００人堆積し、その後パターニングしてゲート絶縁
膜３、ゲート電極４及び走査配線１０１を形成する。

次にＰ＋イオンを加速電圧２０ＫＶ、ドーズ量５　Ｘ　
１０１５ｃｍ−２で注入した後６００℃で８ｈｒ熱処理
して、ソース電極５、ドレイン電極６、ゲート電極４、
走査配線１０１を低抵抗化する［同図（ａ）　　コ　。

次ニ、常圧ＣＶＤ法でＳｉＯ２膜を１０００人堆積し、
その後ＴＰＴのゲート電極４の上部及び側面以外の部分
のＳ　ｉＯ２膜をホト・エツチングにより除去しマスク
５ＩＯ２膜７を形成する。

次に、スパッタ法によりＰｔ膜１１を全面に４００人堆
積し［同図（ｂ）コ、その後、酸素雰囲気中で４８０℃
、３０分の熱処理を施してマスクＳ　ｔ　０２７の無い
部分の多結晶Ｓｉの表面：已ｐｔシリサイド層８を形成
する。この時、素子領域２および走査配線１０１０表面
は、最初に堆積されたｐｔ膜１１の膜厚とほぼ同じ厚さ
かシリサイド化され、更にその上にはｐｔ膜１１の膜厚
の約２倍のシリサイド膜が形成される。

ここで、多結晶Ｓｉ膜全てがシリサイド化されてしまう
と、下地のガラス基板１との密着・性が悪くなり、形成
されたシリサイド膜がはがれやすくなってしまうため、
ｐｔ膜１１の膜厚は多結晶Ｓｉ膜の約１／２以下とする
必要がある。

次に、熱王水で処理することによりシリサイド化されず
に残ったｐｔ膜１１を選択的に除去する［同図（Ｃ）］
。

続いて、リン硅酸ガラス（ＰＳＧ）を常圧ＣＶＤ法によ
り堆積して層間絶縁膜９を形成し、その後コンタクトス
ルーホールを開孔する。

次に、スパッタ法によりＡρ膜を６０００人堆積し、そ
の後パターニングして信号配線１０２を形成する。

次に、基板を水素プラズマにさらして素子領域２に水素
を導入して能動層３０の欠陥を減少させるＣ同図（ｄ）
］。

最後にスパッタ法で酸化インジウム・スズ（ＩＴＯ）膜
を堆積し、その後パターニングして画素駆動電極１０を
形成してアクティブマトリックス基板は完成する［同図
（ｅ）〕。

本本実側によれば、ＴＰＴのゲート電極４の上部にはシ
リサイド層が存在しないため、水素が能動層（チャネル
領域）３０に侵入して素子特性の改善が行なわれ、かつ
ゲート電極４と走査配線１０１とがコンタクトスルーホ
ールなしで接続されるため開口率を大きくできる効果が
ある。

上記の実施例では、走査配線１０１と、ＴＦＴのソース
電極５およびトレイン電極６の一部とが同時にシリサイ
ド化されるため、最初に堆積するｐｔ膜１１の膜厚は能
動層２とゲート電極４の内で薄い方の膜厚の１７２程度
が上限となる。しかし、ＴＰＴのオフ電流をできるたけ
小さくするために能動層２を薄くした場合には、ｐｔ膜
１１の膜厚もそれに伴なって薄くしなければならない。

ところが、このようにすると走査配線１０１上では十分
な厚さのシリサイド層が得られず、配線の抵抗が十分低
くならないという問題が生ずる。

そこで、この問題を解決し、能動層である多結晶Ｓｉ膜
２が薄くなった場合にも十分低い配線抵抗が得られる構
造として第２の実施例を、以下第５図に従って説明する
。

［実施例２コ ガラス基板１上に多結晶Ｓ１膜をＬＰＣＶＤ法で５００
人堆積し、その後パターニングして素子領域２を形成す
る。次にＳ　ＩＯ２膜５１を１０００人、続いて多結晶
Ｓｉ膜５２を１０００人堆積する［同図（ａ）］。

続いて、Ｓ　ｉＯ２膜を１０００人堆積し、その後パタ
ーニングしてマスクＳ　ＩＯ２膜７を形成する。次にス
パッタ法てｐｔ膜１１を４００人堆積し［同図（ｂ）］
、酸素雰囲気中、４８０℃で３０分熱処理してマスクＳ
ｉＯ２膜７の無い部分の多結晶Ｓｉ膜を選択的にシリサ
イド層８とする。

次に熱王水で処理してシリサイド化されずに残ったｐｔ
膜を除去し、史にフッ酸で処理してマスクＳｉＯ２膜７
を除去する［同図（Ｃ）］。

次に、前記シリサイド層８、多結晶Ｓｉ膜５２およびＳ
　ｉｏ　２膜５１をバターニングしてＴＰＴのゲート電
極４、ゲート絶縁膜３及び走査配線１０１を形成する。

続いて、Ａｓ　　イオンを加速電圧３０ＫＶ、　　ドズ
ｍ　５　Ｘ　１０１５ｃｍ−２注入し、さらに６００°
Ｃで熱処理してソース電極５、トレイン電極６、ゲート
電極４を低抵抗化する［同図（ｄ）］。

以下、層間絶縁膜９堆積以降は第一の実施例と全く同様
にしてアクティブマトリックス括板が完成する。

本実施例の方法では、ＴＰＴのソース電極５、ドレイン
電極６は全くシリサイド化されない為、ｐｔ膜１１の膜
厚を特に薄くする必要はなく、十分低い走査配線抵抗が
得られる。

［第３実施例］ また、開口率を更に大きくする必要かある場合には、第
６図（ａ）、　　（ｂ）に示すように走査電極１０１を
素子領域２の能動領域（チャネル領域）と直交するよう
に配置し、この走査電極１０１をＴＰＴのゲート電極と
しても良い。この場合も前記第１．第２の実施例と同様
にＴＰＴの活性層の上部はシリサイド化せず、水素化処
理による十分な素子特性向上を図るようにする。

［第４実施例］ 上記の３つの実施例では、ＴＦＴの活性層の上部のゲー
ト電極４は半導体膜のみで構成されるものとして説明し
たが、より高速な動作が必要とされる場合には、ゲート
電極を低抵抗化する必要がある。そのような場合には、
ＴＰＴの活性層上部のゲート電極の一部にシリサイド膜
を形成するようにすればよい。

第７図（ａ）は、ゲート電極４の一部分のみにシリサイ
ド膜８を形成した実施例の断面図、同図（ｂ）はその′
１４而図面あり、前記と同一の符号は同一または同等部
分を表わしている。

このような構造でも、水素はシリサイド膜８の間を通っ
て能動層３０に侵入できるため水素化処理が防げられる
問題はない。

［第５実施例］ また、本発明は、第８図に示したようにＴＦＴのドレイ
、ン電極６と信号配線１０２とを一枚のホトマスクで同
時に形成する場合にも適用することができる。この構造
は第４図に示した製造工程に於いて、ホトマスクを一部
変更するだけで製造できる。

以下、第８図の実施例の製造工程を第９図に従って説明
する。なお、第９図において左半分は第８図のＣ−Ｄ線
断面図であり、右半分はＡ−Ｂ線断面図である。

ガラス基板１上に多結晶Ｓｉ膜をＬＰＣＶＤ法で３５０
０人堆積し、その後パターニングして素子領域２および
信号配線１０２を形成する。

次に、Ｓ　１０２膜をＡＰＣＶＤ法で１０００人、続い
て多結晶Ｓｉ膜をＬＰＣＶＤ法で１５００人堆積し、そ
の後パターニングしてゲート絶縁膜３、ゲート電極４を
形成する。

次にＰ＋イオンを加速電圧２０ＫＶ、ドーズ量５　Ｘ　
１０１５ｃｍ−２で注入した後６００℃で８時間熱処理
して、ソース電極５、ドレイン電極６、ゲート電極４、
信号配線１０２を低抵抗化する［同図（ａ）］。

次にＡＰＣＶＤ法でＳｉＯ２膜を１０００人堆積し、Ｔ
ＰＴのゲート電極４の−Ｌ部と側面以外の部分のＳ　ｉ
Ｏ２ｎをホト・エンチング工程により除去し、マスク５
１０２膜７を形成する。

次にスパッタ法によりｐｔ膜１１を全面に４００人堆積
し［同図（ｂ）］　、その後酸素雰囲気中で４８０℃、
３０分の熱処理を施してマスクＳ　ｒ　０２膜７の無い
部分の多結晶Ｓｉ２の表面にｐｔンリサイド層８を形成
する。

次に、熱王水で処理することによりシリサイド化されず
に残ったｐｔ膜１１を除去する［同図（Ｃ）］。

続いてＰＳＧ膜をＡＰＣＶＤ法で堆積して層間絶縁膜９
を形成し、その後、コンタクトスルーホーをホＩ・・エ
ンチング工程により開孔する。

次に、スパッタ法でＡΩ膜を６０００人堆積し、その後
パターニングして走査配線１０１を形成する。

次に、基板を水素プラズマに曝して素子領域２に水素イ
オンを導入して能動層３０の欠陥を減少させる［同図（
ｄ）コ。

最後にスパッタ法でＩＴＯ膜を堆積し、その後パターニ
ングし画素駆動電極１０を形成してアクティブマトリッ
クス基板か完成する［同図（ｅ）］。

本実施例によれば、Ｔ　ＰＴのゲート電極４は多結晶Ｓ
ｉ膜となるため、水素は十分能動層３０まて侵入し、良
好な素子特性が得られる。また、ＴＰＴのドレイン電極
６と信号配線１０２がコンタクトスルーホールなｌ、で
接続させるため開口率をさらに大きくできる効果がある
。

以上の実施例では、金属硅化物膜にｐｔンリサイドを例
にあげて説明したが、本発明の方法はＰｔンリサイドに
限られず、他の金属の硅化物についても適用可能である
。適用可能な金属制料に対しては金属に対するエツチン
グ液にその金属の硅化物がエツチングされないことが必
要である。

具体的にはエツチング液に熱王水を用いた場合はｐｔの
他にＮｉ、Ｃｏ５Ｐｄを用いることかできる。

また、以上の実施例ではシリサイド層８は酸素雰囲気中
での熱処理により形成するものとして説明したが、本発
明ではシリサイド層８はこれ以外の方法で形成しても良
い。

例えばレーザ光、電子ビーム及びハロゲンランプ光等の
照射により括仮を加熱してシリサイド層を形成しても良
い。

レーザ光を用いる場合は、例えば第４図に示した実施例
においては、Ｐ【膜１１を堆積後ＸｅＣｌエキシマレー
ザ光を１５０ｍＪ〜３００ｍＪ程度の強度で照射するこ
とにより、多結晶Ｓｉ膜とｐｔ膜とを反応させてシリサ
イド層８を形成する。

電子ビームまたはハロゲンランプ光を照射する場合も全
く同様にしてシリサイド層を形成すればよい。

（発明の効果） 以上の説明から明らかなように、本発明によれば、つぎ
のような効果か達成される。

（１）走査配線および信号配線のみがシリサイド化され
、ゲート電極はシリサイド化されない。したかって、薄
膜゛Ｆ導体素子のチャネル領域（能動層）の上部にはシ
リサイドか（ｊ−在けす、自己整合配線構造により高い
開口率を維持したアクティブマトリックス基板において
前記チャネル領域を活性化させるために水素化またはフ
ッ素化処理を施した場合でも、水素またはフッ素イオン
かゲート電極を通過してチャネル領域に達するので、チ
ャネル領域の活性化が十分行われ素子特性を改善するこ
とができるようになる。

（２〉ゲート電極の表面の一部分のみにシリサイドを形
成するようにしたので、チャネル領域の活性化を損なう
ことなく、動作速度をさらに向上させることができるよ
うになる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例であるアクティブマト
リックス双板の１セル分の平面図、第１図（ｂ）は同図
（ａ）のＡ−Ｂ線１折面図、第１図（ｅ）は同図（、ｔ
）（７）Ｃ−Ｄ線断面図、第２図（ａ）　、　（ｂ）は
従来技術のアクティブマトリックス基板の１セル分の平
面図、第３図はゲート電極材質の違いによるＴＰＴのト
レイン電流とゲート電圧との関係を示した図、第４図は
本発明の一実施例の製造工程を示した断面図、第５図は
本発明の第２の実施例の製造工程を示した断面図、第６
図（ａ）　、　（ｂ）は本発明の第３の実施例の３１ａ
而図、第７図（ａ）　、　（ｂ）は、それぞれ本発明の
第４の実犠例の断面図および平面図、第８図は本発明の
第５の実施例の平面図、第９図は第８図のＡ−Ｂ線およ
びＣ−Ｄ線断面図である。 第１図

Claims (9)

【特許請求の範囲】
1. （１）絶縁性基板の主表面にマトリックス状に形成され
   た薄膜半導体素子と、絶縁性基板の主表面に薄膜半導体
   素子に近接して形成され、該薄膜半導体素子の第１の電
   極に接続された半導体薄膜と、絶縁性基板の主表面に行
   方向に形成され、前記薄膜半導体素子のゲート電極を兼
   ねた行方向電極配線と、該行方向電極配線から絶縁され
   て絶縁性基板の主表面に列方向に形成され、前記薄膜半
   導体素子の第２の電極に接続された列方向電極配線とを
   具備し、前記行方向電極配線、列方向電極配線、並びに
   第１の電極および第２の電極のうちの少なくとも一部の
   表面にはシリサイドが形成された半導体装置において、 ゲート電極として機能する領域の少なくとも一部の表面
   にはシリサイドが形成されていないことを特徴とする半
   導体装置。
2. （２）前記シリサイドが形成された部分は、シリサイド
   と半導体薄膜との積層であることを特徴とする特許請求
   の範囲第１項記載の半導体装置。
3. （３）前記列方向電極配線と第２の電極とは同時に形成
   されることを特徴とする特許請求の範囲第１項または第
   ２項記載の半導体装置。
4. （４）前記薄膜半導体素子はＦＥＴであることを特徴と
   する特許請求の範囲第１項ないし第３項のいずれかに記
   載の半導体装置。
5. （５）前記行方向電極配線と薄膜半導体素子のチャネル
   領域とは、互いに直行するように形成されることを特徴
   とする特許請求の範囲第１項ないし第４項のいずれかに
   記載の半導体装置。
6. （６）絶縁性基板の主表面に第１の半導体薄膜をマトリ
   ックス状に形成する工程と、 前記絶縁性基板および第１の半導体薄膜の全面に第１の
   絶縁膜および第２の半導体薄膜を積層し、これらをエッ
   チングしてゲート電極を兼ねる行方向電極配線を形成す
   る工程と、 少なくとも前記ゲート電極の表面および側面に保護膜を
   形成する工程と、 前記絶縁性基板および半導体薄膜の全面に金属薄膜を被
   着する工程と、 熱処理を施して金属薄膜をシリサイド化する工程と、 シリサイド化されなかった金属薄膜を取除く工程と、 これらの全面に第２の絶縁膜を形成する工程と、第２の
   絶縁膜に前記第１の半導体薄膜とのコンタクト用孔を形
   成する工程と、 これらの全面に電極金属膜を形成する工程と、前記電極
   金属膜を予定の形状にエッチングして電極金属を形成す
   る工程とからなることを特徴とする半導体装置の製造方
   法。
7. （７）絶縁性基板の主表面に、第１の半導体薄膜をマト
   リックス状に形成する工程と、 前記絶縁性基板および第１の半導体薄膜の全面に第１の
   絶縁膜、第２の半導体薄膜、および保護膜を積層する工
   程と、 後にゲート電極となる第２の半導体薄膜の上部を残して
   前記保護膜をエッチングする工程と、これらの全面に金
   属薄膜を形成する工程と、熱処理を施して該金属薄膜を
   シリサイド化する工程と、 シリサイド化されなかった金属薄膜を取除く工程と、 前記第２の半導体薄膜の上部を残された保護膜を取除く
   工程と、 前記シリサイド、半導体薄膜、および第１の絶縁膜を、
   前記絶縁性基板または半導体薄膜が露出するまでエッチ
   ングしてゲート電極および行方向電極配線を形成する工
   程と、 これらの全面に第２の絶縁膜を形成する工程と、第２の
   絶縁膜に前記第１の半導体薄膜とのコンタクト用孔を形
   成する工程と、 これらの全面に電極金属膜を形成する工程と、前記電極
   金属膜を予定の形状にエッチングして電極金属を形成す
   る工程とからなることを特徴とする半導体装置の製造方
   法。
8. （８）前記シリサイド化は、酸素雰囲気中での熱処理に
   よって行われることを特徴とする特許請求の範囲第６項
   または第７項記載の半導体装置の製造方法。
9. （９）前記シリサイド化は、レーザビーム、電子ビーム
   、またはハロゲンランプ光の照射によって行われること
   を特徴とする特許請求の範囲第６項または第７項記載の
   半導体装置の製造方法。