JPH02312281A - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
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- JPH02312281A JPH02312281A JP1134409A JP13440989A JPH02312281A JP H02312281 A JPH02312281 A JP H02312281A JP 1134409 A JP1134409 A JP 1134409A JP 13440989 A JP13440989 A JP 13440989A JP H02312281 A JPH02312281 A JP H02312281A
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- conductivity modulation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳＦＥＴのソース領域とドレイン領域の間
のベース領域に伝導度変調を起こさせる伝導度変調型Ｍ
Ｏ３ＦＥＴに関する。
のベース領域に伝導度変調を起こさせる伝導度変調型Ｍ
Ｏ３ＦＥＴに関する。
伝導度変調型ＭＯ３ＦＥＴは、通常の電力用縦型ＭＯ３
ＦＥＴのドレイン領域をソース領域とは逆の導電型にし
たものである。第２図は従来の伝導度変調型ＭＯＳ Ｆ
ＥＴの断面構造を示す、ドレイン層となるＰ゛層ｌ上
にＮ°バッファ層２を介して積層されたＮ−ベース層３
には、表面の酸化膜５の上に設けられた多結晶シリコン
ゲート６をマスクとして不純物を４人する、いわゆるセ
ルフアラインメント方式によりチャネルとなるべきＰ層
４が形成されている。２層４ゲート６の下方の外側には
Ｎ３ソース層７が形成されている。この素子のゲート６
に電圧印加することによりチャネル層４の、ゲート酸化
膜５の直下の表面層は反転層となり、Ｎチャネルが形成
される。このため、ソースＩ？１７から電子がチャネル
を通りベース層３に注入される。これにより伝導度変調
が生じ、ベース層３の内部では電子と正孔が過剰に存在
することとなり、低抵抗素子となる。
ＦＥＴのドレイン領域をソース領域とは逆の導電型にし
たものである。第２図は従来の伝導度変調型ＭＯＳ Ｆ
ＥＴの断面構造を示す、ドレイン層となるＰ゛層ｌ上
にＮ°バッファ層２を介して積層されたＮ−ベース層３
には、表面の酸化膜５の上に設けられた多結晶シリコン
ゲート６をマスクとして不純物を４人する、いわゆるセ
ルフアラインメント方式によりチャネルとなるべきＰ層
４が形成されている。２層４ゲート６の下方の外側には
Ｎ３ソース層７が形成されている。この素子のゲート６
に電圧印加することによりチャネル層４の、ゲート酸化
膜５の直下の表面層は反転層となり、Ｎチャネルが形成
される。このため、ソースＩ？１７から電子がチャネル
を通りベース層３に注入される。これにより伝導度変調
が生じ、ベース層３の内部では電子と正孔が過剰に存在
することとなり、低抵抗素子となる。
このように、伝導度変調型ＭＯ３ＦＥＴは、絶縁ゲート
型のバイポーラ素子として最近注目を集めている素子で
ある。
型のバイポーラ素子として最近注目を集めている素子で
ある。
第２図に示すような構造をもつ伝導度変調型ＭＯ３Ｆ
Ｆ、 Ｔでは接合型ＦＥＴ （ＪＦＥＴ）効果を免れな
い、このＪＦＥＴ効果とは、Ｎ−ベース層と２層４との
接合により形成されるビルトインボテンシアルにより図
に点線で領界を示した空乏層８■が生ずることである。
Ｆ、 Ｔでは接合型ＦＥＴ （ＪＦＥＴ）効果を免れな
い、このＪＦＥＴ効果とは、Ｎ−ベース層と２層４との
接合により形成されるビルトインボテンシアルにより図
に点線で領界を示した空乏層８■が生ずることである。
ＪＦＥＴ効果により電子ｅの通り道８２は大幅に狭めら
れる。このため電子ｅの注入は制限され、これはまた正
札の注入の制限ともなる。ひとたび大きな伝導度変調が
生じてしまえば、空乏層８１には多量の正札が落ち込む
ため、その空乏層は電圧を維持することができず消滅し
てしまい、ＪＦＥＴ効果はな（なってしまう。
れる。このため電子ｅの注入は制限され、これはまた正
札の注入の制限ともなる。ひとたび大きな伝導度変調が
生じてしまえば、空乏層８１には多量の正札が落ち込む
ため、その空乏層は電圧を維持することができず消滅し
てしまい、ＪＦＥＴ効果はな（なってしまう。
このように伝導度変調型ＭＯ５ＦＥＴでは、ひとたび伝
導度変調が生じてしまえばＪＦＥＴ効果は問題ないため
、オン・オフのみを問題とするスイッチング素子ではほ
とんど問題とはならない、しかしながら、電流・電圧（
１−Ｖ）特性が第３図のようになり、立ち上がりに遅れ
が生ずるため、ｆ−■特性における立ち上がりに左右さ
れる場合、極めて重要な問題になってくる０例えば、伝
導度変調型ＭＯ３ＦＥＴをテレビの水平偏向に用いる場
合、このＩ−■特性における立ち上がり特性は画面その
ものにノイズが生ずるため問題である。
導度変調が生じてしまえばＪＦＥＴ効果は問題ないため
、オン・オフのみを問題とするスイッチング素子ではほ
とんど問題とはならない、しかしながら、電流・電圧（
１−Ｖ）特性が第３図のようになり、立ち上がりに遅れ
が生ずるため、ｆ−■特性における立ち上がりに左右さ
れる場合、極めて重要な問題になってくる０例えば、伝
導度変調型ＭＯ３ＦＥＴをテレビの水平偏向に用いる場
合、このＩ−■特性における立ち上がり特性は画面その
ものにノイズが生ずるため問題である。
ＪＦＥＴ効果を低減する方法としては、ゲート６の横幅
を拡げ２層４の間隔を大きくすればよいが、このように
すると一定面積下では逆に総チャネル長が減ってしまい
、電子の注入が減少するので、総合的に見ては余り良い
方法とは言えない。
を拡げ２層４の間隔を大きくすればよいが、このように
すると一定面積下では逆に総チャネル長が減ってしまい
、電子の注入が減少するので、総合的に見ては余り良い
方法とは言えない。
本発明の目的は、上述の問題を解決し、Ｉ−Ｖ特性の立
ち上がりの遅れのない伝導度変調型ＭＯ３ＦＥＴを提供
することにある。
ち上がりの遅れのない伝導度変調型ＭＯ３ＦＥＴを提供
することにある。
上記の目的を達成するために、本発明は、第一導電形の
第一層と第二導電形の第二層とが積層され、その第二層
の表面部に選択的に第一導電形の第−ｗＩ域が、さらに
その第一領域の表面部に選択的に第二導電形の第二領域
が形成され、第二層と第二領域にはさまれた第一領域の
表面上に絶縁膜を介してゲートが設けられ、第二領域表
面および第二ｗｉ域の第二層より遠い側にある第一領域
表面に一方の主電極が接触する伝導度変調型ＭＯ３ＦＥ
Ｔにおいて、第一領域の表面部に選択的に第二導電形の
第三領域が形成され、第一領域の表面から第三領域に隣
接して第二層に達するＵ字状の溝が形成され、第二層と
第三領域にはさまれた第一領域の露出するＵ字状溝内側
面上に絶縁膜を介して補助ゲートが設けられ、第三領域
および第三領域の反Ｕ字状溝側にある第一領域表面に前
記一方の主電極が接触するものとする。
第一層と第二導電形の第二層とが積層され、その第二層
の表面部に選択的に第一導電形の第−ｗＩ域が、さらに
その第一領域の表面部に選択的に第二導電形の第二領域
が形成され、第二層と第二領域にはさまれた第一領域の
表面上に絶縁膜を介してゲートが設けられ、第二領域表
面および第二ｗｉ域の第二層より遠い側にある第一領域
表面に一方の主電極が接触する伝導度変調型ＭＯ３ＦＥ
Ｔにおいて、第一領域の表面部に選択的に第二導電形の
第三領域が形成され、第一領域の表面から第三領域に隣
接して第二層に達するＵ字状の溝が形成され、第二層と
第三領域にはさまれた第一領域の露出するＵ字状溝内側
面上に絶縁膜を介して補助ゲートが設けられ、第三領域
および第三領域の反Ｕ字状溝側にある第一領域表面に前
記一方の主電極が接触するものとする。
第一領域の表面から第二層に達するＵ字状の溝の側壁上
に補助ゲートを有するＭＯ５構造を備えた伝導度変調型
ＭＯ３ＦＥＴにおいては、ＪＦＥＴ効果が存在せず、印
加電圧に応じて主電極から第三領域を経てチャネルを通
じてキアリアが注入され、第二層に伝導度変調を起こす
ため、第４図に示すように一様に立上るＩ−Ｖ特性を示
す、この特性が第３図に示した従来の平板型の伝導度変
調型ＭＯ３ＦＥＴの特性と組合わされるため、第３図の
ようなＩ−Ｖ特性の立上りの遅れは解消される。しかし
素子のすべてをＵ字状溝内側面上のＭＯ３構造を備えた
伝導度変調型ＭＯ３ＦＥＴにしないのは、ＪＦＥＴの効
果は無くても耐量の点で劣るためで、耐量は表面上にＭ
Ｏ３構造を備えた平板型の伝導度変調型ＭＯ３ＦＥＴで
負わせるようにする。
に補助ゲートを有するＭＯ５構造を備えた伝導度変調型
ＭＯ３ＦＥＴにおいては、ＪＦＥＴ効果が存在せず、印
加電圧に応じて主電極から第三領域を経てチャネルを通
じてキアリアが注入され、第二層に伝導度変調を起こす
ため、第４図に示すように一様に立上るＩ−Ｖ特性を示
す、この特性が第３図に示した従来の平板型の伝導度変
調型ＭＯ３ＦＥＴの特性と組合わされるため、第３図の
ようなＩ−Ｖ特性の立上りの遅れは解消される。しかし
素子のすべてをＵ字状溝内側面上のＭＯ３構造を備えた
伝導度変調型ＭＯ３ＦＥＴにしないのは、ＪＦＥＴの効
果は無くても耐量の点で劣るためで、耐量は表面上にＭ
Ｏ３構造を備えた平板型の伝導度変調型ＭＯ３ＦＥＴで
負わせるようにする。
第１図は本発明の一実施例を断面で示し、第２図と共通
の部分には同一の符号が付されている。
の部分には同一の符号が付されている。
第２図に示したようにＰｏ ドレイン層（第一層）１、
Ｎ゛バッファ層（第二層）２．Ｎ〜ベース層（第二層）
３が積層され、第二層の表面部にＰ形のチャネル層（第
一領域）４を形成し、チャネル層４の表面部にＮ°ソー
ス層（第二領域）７を形成した基板上にＭＯ３構造を有
する従来の平板型の伝導度変調型ＭＯ３ＦＥＴの基板の
縁部のＮ。
Ｎ゛バッファ層（第二層）２．Ｎ〜ベース層（第二層）
３が積層され、第二層の表面部にＰ形のチャネル層（第
一領域）４を形成し、チャネル層４の表面部にＮ°ソー
ス層（第二領域）７を形成した基板上にＭＯ３構造を有
する従来の平板型の伝導度変調型ＭＯ３ＦＥＴの基板の
縁部のＮ。
ソース層（第三領域）７１に接してＵ字状の溝１１が形
成されている。溝１１は基板表面からの選択的なウェッ
トエツチングあるいはドライエツチングで形成できる。
成されている。溝１１は基板表面からの選択的なウェッ
トエツチングあるいはドライエツチングで形成できる。
この溝の内面にゲート酸化膜５を形成したのち、減圧Ｃ
ＶＤ法で多結晶シリコンゲート６を堆積させる。このゲ
ートはＰチャネル層４およびベース層３の表面にゲート
酸化膜５を介して設ける平板型の伝導度変調型ＭＯＳ
Ｆ ＥＴのゲート６と同時に形成できる。Ａ部の平板型
の伝導度変調型ＭＯ３ＦＥＴとＢ部のＵ字状溝を有する
伝導度変調型ＭＯ３ＦＥＴのそれぞれのソース層７およ
び７１は両ゲート６と２８０層９を介するソース電極１
２に接触し、ソース電極はソース端子Ｓに接続され、チ
ャネル層４にも高不純物濃度のＰ〜１ｉ１３を介して接
触している。Ｐ″１層はラッチアップの防止とソース電
極１２のオーム性接触の双方に役立つ０両多結晶シリコ
ンゲート６には、ＰＳＧ７１９の開口部でゲート電極１
４が接触し、ゲート電極１４ばゲート端子Ｇと接続され
ている。なおドレイン層１には図示しないドレイン電橋
を介してドレイン端子りが接続されている。
ＶＤ法で多結晶シリコンゲート６を堆積させる。このゲ
ートはＰチャネル層４およびベース層３の表面にゲート
酸化膜５を介して設ける平板型の伝導度変調型ＭＯＳ
Ｆ ＥＴのゲート６と同時に形成できる。Ａ部の平板型
の伝導度変調型ＭＯ３ＦＥＴとＢ部のＵ字状溝を有する
伝導度変調型ＭＯ３ＦＥＴのそれぞれのソース層７およ
び７１は両ゲート６と２８０層９を介するソース電極１
２に接触し、ソース電極はソース端子Ｓに接続され、チ
ャネル層４にも高不純物濃度のＰ〜１ｉ１３を介して接
触している。Ｐ″１層はラッチアップの防止とソース電
極１２のオーム性接触の双方に役立つ０両多結晶シリコ
ンゲート６には、ＰＳＧ７１９の開口部でゲート電極１
４が接触し、ゲート電極１４ばゲート端子Ｇと接続され
ている。なおドレイン層１には図示しないドレイン電橋
を介してドレイン端子りが接続されている。
このような構造にすることにより、Ｓ端子とＤ端子の間
にＡ部の平板型の伝導度変調型ＭＯ３ＦＥＴとＢ部のＵ
型の伝導度変調型ＭＯ３ＦＥＴの双方が並列に接続され
ることになり、電圧の立上り時にはＢ部の基板面に垂直
なチャネルを通して電子が注入されていく、ひき続き電
子の注入により正孔がドレイン側から注入され、伝導度
変調が生ずる。ひとたび大きな伝導度変調が生じてしま
えば、前述のようにＪＦＥＴ効果はなくなり、Ａ部のＭ
ＯＳ Ｆ ＥＴに大きな電流が流れる。この結果、第３
図に示されているようなｌ−Ｖ特性の立上りの遅れはな
くなる。Ｂ部のＵ型の伝導度変調型ＭＯ３ＦＥＴの耐量
は低いが、素子面積の大部分を占めるＡ部の平板状伝導
度変調型ＭＯ３ＦＥＴが耐量を負うため、問題はない。
にＡ部の平板型の伝導度変調型ＭＯ３ＦＥＴとＢ部のＵ
型の伝導度変調型ＭＯ３ＦＥＴの双方が並列に接続され
ることになり、電圧の立上り時にはＢ部の基板面に垂直
なチャネルを通して電子が注入されていく、ひき続き電
子の注入により正孔がドレイン側から注入され、伝導度
変調が生ずる。ひとたび大きな伝導度変調が生じてしま
えば、前述のようにＪＦＥＴ効果はなくなり、Ａ部のＭ
ＯＳ Ｆ ＥＴに大きな電流が流れる。この結果、第３
図に示されているようなｌ−Ｖ特性の立上りの遅れはな
くなる。Ｂ部のＵ型の伝導度変調型ＭＯ３ＦＥＴの耐量
は低いが、素子面積の大部分を占めるＡ部の平板状伝導
度変調型ＭＯ３ＦＥＴが耐量を負うため、問題はない。
以上の説明は、Ｎチャネル伝導度変調型ＭＯ５ＦＥＴに
ついて行ったが、Ｐチャネル伝導度変調型ＭＯ３ＦＥＴ
でも同様に実施できる。
ついて行ったが、Ｐチャネル伝導度変調型ＭＯ３ＦＥＴ
でも同様に実施できる。
本発明によれば、一つの半導体基板内に平板型の伝導度
変調型ＭＯ３ＦＥＴとＵ型の伝導度変調型ＭＯ３ＦＥＴ
を併設することにより、平板型のＭＯＳ Ｆ ＥＴにお
けるＪＦＥＴ効果に基づ＜Ｉ−■特性の立ち上がりの遅
れがＵ型のＭＯＳＦＥＴの特性により補なわれるため、
最初から一様に立ち上がるＩ−Ｖ特性が得られる。従っ
てテレビの水平偏向のように立ち上がりが問題になる用
途にも適する伝導度変調型ＭＯ３ＦＥＴを得ることがで
きる。
変調型ＭＯ３ＦＥＴとＵ型の伝導度変調型ＭＯ３ＦＥＴ
を併設することにより、平板型のＭＯＳ Ｆ ＥＴにお
けるＪＦＥＴ効果に基づ＜Ｉ−■特性の立ち上がりの遅
れがＵ型のＭＯＳＦＥＴの特性により補なわれるため、
最初から一様に立ち上がるＩ−Ｖ特性が得られる。従っ
てテレビの水平偏向のように立ち上がりが問題になる用
途にも適する伝導度変調型ＭＯ３ＦＥＴを得ることがで
きる。
第１図は本発明の一実施例の伝導度変調型ＭＯ３ＦＥＴ
の断面図、第２図は従来の平板型の伝導度変調型ＭＯ３
ＦＥＴの断面図、第３図は平板型の伝導度変調型ＭＯ３
ＦＥＴの電流・電圧特性線図、第４図はＵ型の伝導度変
調型ＭＯ３ＦＥＴの電流・電圧特性線図である。 １ ： Ｐ” ドレイン層、２：Ｎ０バフファ層、３
：Ｎ−ベース層、４：Ｐ形のチャネル層、５；ゲート酸
化膜、６：ゲート、７，７１：Ｎ’ ソース層、１１：
Ｕ字状溝、１２：ソース電極。
の断面図、第２図は従来の平板型の伝導度変調型ＭＯ３
ＦＥＴの断面図、第３図は平板型の伝導度変調型ＭＯ３
ＦＥＴの電流・電圧特性線図、第４図はＵ型の伝導度変
調型ＭＯ３ＦＥＴの電流・電圧特性線図である。 １ ： Ｐ” ドレイン層、２：Ｎ０バフファ層、３
：Ｎ−ベース層、４：Ｐ形のチャネル層、５；ゲート酸
化膜、６：ゲート、７，７１：Ｎ’ ソース層、１１：
Ｕ字状溝、１２：ソース電極。
Claims (1)
- （１）第一導電形の第一層と第二導電形の第二層とが積
層され、その第二層の表面部に選択的に第一導電形の第
一領域が、さらにその第一領域の表面部に選択的に第二
導電形の第二領域が形成され、第二層と第二領域にはさ
まれた第一領域表面上に絶縁膜を介してゲートが設けら
れ、第二領域表面および第二領域の第二層より遠い側に
ある第一領域表面に一方の主電極が接触するものにおい
て、第一領域の表面部に選択的に第二導電形の第三領域
が形成され、第一領域の表面から第三領域に隣接して第
二層に達するＵ字状の溝が形成され、第二層と第三領域
にはさまれた第一領域の露出するＵ字状溝内側面上に絶
縁膜を介して補助ゲートが設けられ、第三領域および第
三領域の反Ｕ字状溝側にある第一領域表面に前記一方の
主電極が接触することを特徴とする伝導度変調型ＭＯＳ
ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134409A JP2611429B2 (ja) | 1989-05-26 | 1989-05-26 | 伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134409A JP2611429B2 (ja) | 1989-05-26 | 1989-05-26 | 伝導度変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02312281A true JPH02312281A (ja) | 1990-12-27 |
| JP2611429B2 JP2611429B2 (ja) | 1997-05-21 |
Family
ID=15127710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1134409A Expired - Lifetime JP2611429B2 (ja) | 1989-05-26 | 1989-05-26 | 伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611429B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463241A (en) * | 1993-09-01 | 1995-10-31 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device with a buried insulation layer |
| CN100339959C (zh) * | 2001-10-17 | 2007-09-26 | 费查尔德半导体有限公司 | 具有改善的较小正向电压损耗的半导体器件以及制作方法 |
| ITTO20120742A1 (it) * | 2012-08-24 | 2014-02-25 | St Microelectronics Srl | Dispositivo a semiconduttore con modalita' operative lineare e a commutazione migliorate, metodo di fabbricazione del dispositivo a semiconduttore, e metodo di polarizzazione del dispositivo a semiconduttore |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237965A (ja) * | 1985-08-13 | 1987-02-18 | Tdk Corp | 縦形半導体装置およびその製造方法 |
| JPS63266882A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
-
1989
- 1989-05-26 JP JP1134409A patent/JP2611429B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6237965A (ja) * | 1985-08-13 | 1987-02-18 | Tdk Corp | 縦形半導体装置およびその製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463241A (en) * | 1993-09-01 | 1995-10-31 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device with a buried insulation layer |
| CN100339959C (zh) * | 2001-10-17 | 2007-09-26 | 费查尔德半导体有限公司 | 具有改善的较小正向电压损耗的半导体器件以及制作方法 |
| ITTO20120742A1 (it) * | 2012-08-24 | 2014-02-25 | St Microelectronics Srl | Dispositivo a semiconduttore con modalita' operative lineare e a commutazione migliorate, metodo di fabbricazione del dispositivo a semiconduttore, e metodo di polarizzazione del dispositivo a semiconduttore |
| US9190492B2 (en) | 2012-08-24 | 2015-11-17 | Stmicroelectronics S.R.L. | Semiconductor device with improved linear and switching operating modes |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2611429B2 (ja) | 1997-05-21 |
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