JPH02253232A

JPH02253232A - マトリクス形表示パネルの駆動回路

Info

Publication number: JPH02253232A
Application number: JP1073912A
Authority: JP
Inventors: Koichi Kasahara; 笠原　幸一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-28
Filing date: 1989-03-28
Publication date: 1990-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はマトリクス形表示パネルの駆動回路に関し、
特にアドレス線を駆動するための回路に関する。

（従来の技術）近年、ブラウン管に代ってマトリクス形表示パネルが盛
んに利用されている。マトリクス形表示パネルには、液
晶を用いたもの、ガス放電を用いたもの、エレクトロル
ミネッセンスを用いたもの等がある。中でも、低電圧駆
動が可能で低消費電力、カラー化が容易等の点から液晶
を用いたマトリクス形表示パネルが広く利用されるよう
になっている。

一般に、マトリクス形表示パネルでは、表示信号が供給
される複数の信号線と、アドレス信号が供給される複数
のアドレス線とを備えている。従って、これらのマトリ
クス形表示パネルを用いた表示装置では、多数の出力端
子を有する信号線駆動回路およびアドレス線駆動回路が
不可欠である。

第４図は、従来のアドレス線駆動回路を説明するための
表示装置の構成図で、特公昭５８−４５０３４号公報に
記載されたものである。同図において、４は各画素毎に
ＭＯＳトランジスタを配置したアクティブマトリクス形
表示パネルである。

ＣＩ、Ｃ２・・・・・・（、＋は表示パネルの信号線、
Ｒ１゜Ｒ２・・・・・・Ｒｎは表示パネルのアドレス線
である。

信号線ＣＩ、Ｃ２・・・・・・Ｃｍには信号線駆動回路
５が接続されている。奇数行アドレス線Ｒ１，Ｒ３・・
・・・・Ｒｎ−１にはアドレス線駆動回路６Ｌが、また
偶数行アドレス線Ｒ２，Ｒ４・・・・・・Ｒｎにはアド
レス線駆動回路６Ｒが接続されている。アドレス線駆動
回路６Ｌ、６Ｒは同一回路構成をなし、集積回路素子化
されている。このアドレス線駆動回路６Ｌ、６Ｒは、シ
フトレジスタ６１Ｌ、６１Ｒおよび２人力ＮＡＮＤ回路
群６４Ｌ、６４Ｒを有する。６２Ｌ、６２Ｒはスタート
パルス入力端子、６３Ｌ、６３Ｒはクロックパルス入力
端子、６５Ｌ、６５Ｒは制御入力端子で゛ある。

第４図のアドレス線駆動回路６Ｌ、６Ｒの特徴は、２人
力ＮＡＮＤ回路群６４Ｌ、６４Ｒを設けることにより、
奇数行のアドレス線と偶数行のアドレス線が左右に別々
に引き出された表示パネルに対し、シフトレジスタ６１
Ｌ、６１Ｒの段数の無駄を省くことができることである
。そして、スタートパルス入力端子６２Ｌ、６２Ｒ，ク
ロックパルス入力端子６３Ｌ、６３Ｒへ供給するパルス
信号の変更により、表示パネル４のｎ本のアドレス線を
ノン・インタレース走査駆動することに加え、インクレ
ース走査駆動することができる。また、全てのアドレス
線が一辺に引き出された表示パネルに適用してノン・イ
ンタレース走査駆動することもできる。

（発明が解決しようとする課題）しかしながら、上述のアドレス線駆動回路６Ｌ。

６Ｒは、全てのアドレス線が一辺に引き出された表示パ
ネルのインクレース駆動には使用不可能である。このた
め、全てのアドレス線が一辺に引き出された表示パネル
でインクレース走査駆動するには、それ専用に設計され
た駆動用集積回路素子が必要となる。

以上のように、従来のアドレス線駆動回路では表示パネ
ルのアドレス線引き出し方法および走査駆動方式により
、専用の駆動用集積回路素子を必要とする場合がある。

特に、全てのアドレス線が一辺に引き出された表示パネ
ルを用いた場合には、ユーザの走査駆動方式の仕様に従
って２種類の駆動用集積回路素子を使用せざるを得ない
。表示装置の製造業者にとって、ノン・インタレース走
査駆動とインクレース走査駆動の両方の表示装置を作成
する場合には、両者の集積回路素子が混在するという不
都合も生じ易い。

この発明は、このような課題を解決するもので、表示パ
ネルのアドレス線引き出し方法および走査駆動方式にか
かわらず、すべてに対応できるマトリクス形表示パネル
の駆動用集積回路素子を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明では、各々複数のアドレス線および信号線により
駆動されるマトリクス形表示パネルの駆動回路において
、アドレス線を駆動するための回路がシフトレジスタと
、このシフトレジスタの各段出力に入力端子の一方が各
々接続された第１および第２の論理積または論理和回路
群を具備するとともに、入力端子の他方につき第１およ
び第２の論理積または論理和回路群毎に共通接続して第
１および第２の制御入力端子が少なくとも設けられたこ
とを特徴とするマトリクス形表示パネルの駆動回路であ
る。

（作　用）アドレス線駆動回路を上述のように構成することにより
、特公昭５８−４５０３４号公報記載のアドレス線駆動
回路と同様に、アドレス線を奇数行と偶数行に別けて２
辺に引き出された表示パネルにも適用してインクレース
走査駆動およびノンΦインタレース走査駆動を行なうこ
とができる。

更に、アドレス線が全て一辺に引き出された表示パネル
に対してもノン・インクレース走査駆動のみならずイン
タレース走査駆動を行なうことができる。

このため、表示パネルのアドレス線引き出し方法および
走査駆動方式にかかわらず、１種の駆動回路ですべてに
対応できるマトリクス形表示バネルの駆動用集積回路が
実現できる。

（実施例）第１図は本発明に係る駆動回路の実施例を説明するため
の構成図で、全てのアドレス線が１辺に引き出された表
示パネルの駆動に適用した場合を示す。

図において、１はアクティブマトリクス形液晶表示パネ
ルを示し、Ｃ１，Ｃ２・・・・・・Ｃｍは表示パネルの
信号線、Ｒ１、ｒｃ２・・・・・・Ｒｎはアドレス線を
示す。この表示パネル１では、アドレス線Ｒ１゜Ｒ２・
・・・・・Ｒｎが表示パネルの一辺に引き出されている
。なお、表示パネル１は、周知のアクティブマトリクス
形液晶表示パネルと同様の構成であり詳細な説明は省略
するが、基本的な構成としては、一方の基板に信号線Ｃ
Ｉ、Ｃ２・・・・・・ＣＩとアドレス線Ｒ１，Ｒ２・・
・・・・Ｒｎが交差するように形成され、その交差部に
薄膜トランジスタを介して画素電極が配置され、また他
方の基板には共通電極が形成され、両基板間に液晶組成
物を挟持してなる。

表示パネル１の信号線Ｃ１，Ｃ２・・・・・・Ｃｔｉに
は信号線駆動回路２が、またアドレス線Ｒ１，Ｒ２・・
・・・・Ｒｎにはアドレス線駆動回路３が接続されてい
る。

アドレス線駆動回路３は、シフトレジスタおよびゲート
群ををしている。即ち、シフトレジスタ３１、第１の論
理積（ＡＮＤ）回路群３４、第２の論理積（ＡＮＤ）回
路群３５を有する。尚、３２はスタートパルス入力端子
、３３はクロックパルス入力端子、Ｑｌ　、Ｑ２・・・
・・・Ｑｋはシフトレジスタ３１の格段の出力端子、ま
た３６．３７は第１の論理積（ＡＮＤ）回路群３４、第
２の論理積（ＡＮＤ）回路群３５の制御入力端子である
。

第２図は、第１図のアドレス線駆動回路３の動作を説明
するための波形図で、表示パネル１のアドレス線Ｒ１，
Ｒ２・・・・・・Ｒｎをインクレース走査駆動する場合
を示している。

即ち、シフトレジスタ３１は、端子３２に入力されるス
タートパルスａを、端子３３に入力されるクロックパル
スｂで順次シフトさせ、その出力端子Ｑ１．Ｑ２・・・
・・・Ｑｋにｑｌ、ｑ２・・・・・・ｑｋのパルスを発
生せしめる。これらのパルスはシフトレジスタ３１の各
段の出力に多対窓して設けられた第１の論理積回路群３
４および第２の論理積回路群３５の各回路の一方の入力
端子に各々供給される。第１の論理積回路群３４の各回
路の他方の入力端子には端子３６より制御パルスＣが供
給され、第２の論理積回路群３５の各回路の他方の入力
端子には端子３７より制御パルスｄが供給される。

即ち、奇数フィールドＴｒｏの走査時には、端子３６に
入力される制御パルスＣにより第１の論理積回路群３４
が選択、端子３７に入力される制御パルスｄにより第２
の論理積回路群３５が非選択となり、表示パネル４の奇
数行のアドレス線Ｒ１゜Ｒ３・・・・・・Ｒｎ−１には
、第１の論理積回路群３４よりｒｌ、ｒ３・・・・・・
ｒ　ｎ−１に示す駆動パルスが供給されて、奇数フィー
ルドＴｒｏの走査が行われる。

続いて、偶数フィールドＴｆ’ｅの走査時には、端子３
６に入力される制御パルスＣにより第１の論理積回路群
３４が非選択、端子３７に入力される制御パルスｄによ
り第２の論理積回路群３５が選択となり、表示パネル１
の偶数行のアドレス線Ｒ２゜Ｒ４・・・・・・Ｒｎには
、第２の論理積回路群３５よりｒ２．ｒ４・・・・・・
「ｎに示す駆動パルスが供給されて、偶数フィτルドＴ
ｒｅの走査が行われる。この様にして、全てのアドレス
線が走査され、２：１インタレ一ス駆動方式によるフレ
ームＴｆ走査が達成される。尚、第１．第２の論理積回
路群３４゜３５に与えられる制御パルスｃ、ｄの代わり
に、ｅおよびｆに示す制御パルスを用いてもよい。

次に、表示パネルをノン・インクレース走査駆動する場
合を、第３図に示す波形図を参照して説明する。

即ち、ａおよびｂは、シフトレジスタ３１の端子３２．
３３に供給されるスタートパルスおよびクロックパルス
である。ｑｌ、ｑ２・・・・・・Ｑｋは、この時シフト
レジスタ３１の各段の出力端子Ｑｌ。

Ｑ２・・・・・・Ｑｋに得られるパルス信号である。Ｃ
およびｄは第１．第２の論理積回路群３４．３５の端子
３６および３７に供給される制御パルスである。シフト
レジスタ３１の各投出カバスルｑｌ。

ｑ２・・・・・・ｑｋのオン期間に、制御パルスｃ、ｄ
により第１．第２の論理積回路群３４．３５が交互に選
択、非選択となり、表示パネル１のアドレス１１Ｒ１、
Ｒ２・・・・・・Ｒｎには第１．第２の論理積回路群３
４．３５より、ｒｌ、ｒ２・・・・・・ｒｎに示す駆動
パルスが順次供給され、ノン・インタレース走査駆動に
よるフレームＴｆ走査が行われる。

尚、第３図に示した制御パルスＣおよびｄの代わりに、
クロックパルスｂおよびこれと逆相のパルスを用いても
良い。

以上のように、本発明のアドレス線駆動回路によれば、
アドレス線が一辺に引き出された表示パネルに対してイ
ンクレース走査駆動、ノン・インクレース走査駆動のい
ずれにも適用させることができる。

また本発明のアドレス線駆動回路は、第４図に示すよう
に、奇数行と偶数行のアドレス線が左右２辺に引き出さ
れた表示パネルに対しても用いることができる。即ち、
全てのアドレス線が一辺に引き出された表示パネルのア
ドレス線を順次選択してノン・インクレース走査駆動で
きることから明らかなように、端子３２．３３．３６お
よび３７に入力するパルス信号の選択により、奇数行と
偶数行のアドレス線が左右２辺に引き出された表示パネ
ルに対してもインタレース走査駆動、ノン・インクレー
ス走査駆動を容易に行なうことができる。

本実施例ではシフトレジスタと論理積回路群で構成され
るものについて説明したが、論理の反転により、論理積
回路群の代わりに論理和回路群を用いて構成することも
できる。また本実施例では論理積（ＡＮＤゲート）回路
の出力で直接アドレス線を駆動する如くに図示したが、
ＮＡＮＤゲートとインバーテイング・バッファの組み合
わせでも良いし、レベル変換回路やスイッチ回路を付加
することもできる。

［発明の効果］本発明によれば、表示パネルのアドレス線引き出し方法
およびインクレース、ノン・インクレース走査方式にか
かわらず、すべてに対応できるマトリクス形表示パネル
の駆動用集積回路を提供することができる。

これにより、１種類の駆動用集積回路素子で全てに対応
でき、駆動用集積回路素子の量産効果も高まり、安価に
マトリクス形表示装置を提供することが可能になる。更
には、ノン・インタレース走査駆動とインクレース走査
駆動の両方の表示装置を作成する場合でも、駆動用集積
回路素子が混在して誤使用による不良の発生という問題
も解消される。

【図面の簡単な説明】

第１図は本発明の実施例の駆動回路を説明するための構
成図、第２図は第１図の駆動回路をインクレース走査駆
動させる場合の波形図、第３図は第１図の駆動回路をノ
ン・インタレース走査駆動させる場合の波形図、第４図
は、従来の駆動回路を説明するための構成図である。代理人　弁理士　　則　近　憲　右同　　　　　竹　花　喜久男ｒ３「４「ｎ＄２

Claims

【特許請求の範囲】

各々複数のアドレス線および信号線により駆動されるマ
トリクス形表示パネルの駆動回路において、前記アドレ
ス線を駆動するための回路がシフトレジスタと、このシ
フトレジスタの各段出力に入力端子の一方が各々接続さ
れた第１および第２の論理積または論理和回路群を具備
するとともに、前記入力端子の他方につき前記第１およ
び第２の論理積または論理和回路群毎に共通接続して第
１および第２の制御入力端子が少なくとも設けられたこ
とを特徴とするマトリクス形表示パネルの駆動回路。