KR100954011B1 - 표시 장치 - Google Patents

Abstract

수직 구동 회로(5)는, 2개의 게이트선 G에 대하여 한 단이 대응하는 다단 접속 구조를 지니고 선두단 SR1에 입력된 스타트 펄스 2VST를 전송하여 각단으로부터 시프트 펄스 Rl, R2를 순차적으로 출력하는 시프트 레지스터(5R)와, 시프트 레지스터의 각단에 대응하여 배치되어 해당 단의 시프트 펄스와 전단의 시프트 펄스를 처리하여 각단마다 시간적으로 분리된 중간 펄스 A, B를 생성하는 중간 게이트 회로부(5T)와, 중간 펄스 A, B를 처리하여 대응하는 2개의 게이트선 G에 구동 펄스 P1 ∼ P4를 순차로 출력하여 화소의 순차 선택을 행하는 출력 게이트 회로부(5U)를 갖는다. 시프트 레지스터(5R)는 선두단 SR1의 앞에 배치된 더미의 추가단(SR0)을 포함하고 있고, 이 부가단으로부터 출력된 시프트 펄스 R0를 중간 게이트 회로부의 제1 단 NAND1에 공급하여, 제1 단으로부터 정규의 중간 펄스A를 출력한다.

표시 장치, 구동 회로, 게이트 회로, 시프트 레지스터, 화소 어레이

Description

표시 장치{DISPLAY APPARATUS}

도 1은 본 발명에 따른 표시 장치의 구성을 나타내는 회로도이다.

도 2는 도 1에 도시한 표시 장치의 동작을 설명하는 타이밍차트.

도 3은 표시 장치의 참고예를 나타내는 회로도이다.

도 4는 도 3에 도시된 참고 표시 장치의 동작 설명에 제공하는 타이밍차트.

도 5는 종래의 표시 장치의 일례를 도시하는 개요 사시도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

4 : 화소 어레이부

5 : 수직 구동 회로

5R : 시프트 레지스터

5T : 중간 게이트 회로부

5U : 출력 게이트 회로부

6 : 수평 구동 회로

SR0 : 더미의 추가단

본 발명은 LCD에 의해서 대표되는 액티브 매트릭스형의 표시 장치에 관한 것으로, 보다 상세하게는, 매트릭스형의 화소 어레이를 구동하는 수직 구동 회로의 구성에 관한 것이다.

도 5는 액티브 매트릭스형 표시 장치의 일반적인 구성을 나타내는 사시도이다. 도시한 바와 같이, 종래의 표시 장치는 한쌍의 기판(1, 2)과 이들 양자간에 유지된 액정(3)을 구비한 패널 구조를 갖는다. 상측의 기판(2)에는 대향 전극이 형성되어 있다. 하측의 기판(1)에는 화소 어레이부(4)와 구동 회로부가 집적 형태로 형성되어 있다. 구동 회로부는 수직 구동 회로(5)와 수평 구동 회로(6)로 나뉘어져 있다. 또한, 기판의 주변부 상단에는 외부 접속용의 단자(7)가 형성되어 있다. 각 단자(7)는 배선(8)을 개재하여 수직 구동 회로(5) 및 수평 구동 회로(6)에 접속하고 있다. 화소 어레이부(4)에는 게이트선 G과 신호선 S가 형성되어 있다. 양자의 교차부에는 화소 전극(9)과 이것을 구동하는 박막 트랜지스터(10)가 형성되어 있다. 화소 전극(9)과 박막 트랜지스터(10)가 조합되어 화소 P를 구성한다. 박막 트랜지스터(10)의 게이트 전극은 대응하는 게이트선 G에 접속되고, 드레인 영역은 대응하는 화소 전극(9)에 접속되며, 소스 영역은 대응하는 신호선 S에 접속하고 있다. 게이트선 G은 수직 구동 회로(5)에 접속하는 한편, 신호선 S는 수평 구동 회로(6)에 접속하고 있다. 수직 구동 회로(5)는 게이트선 G을 개재하여 각 화소 P를 순차로 선택한다. 수평 구동 회로(6)는 선택된 화소 P에 대하여 신호선 S를 개재하여 화상 신호를 기입한다.

LCD의 고정밀 화가 진행됨에 따라서, 화소의 사이즈의 축소화도 진행하고 있다. 화소의 축소화에 따라, 수직 구동 회로도 축소화할 필요가 있다. 일반적으로, 수직 구동 회로는 시프트 레지스터의 다단 접속으로 이루어져, 각단이 각 게이트선에 대응하고 있다. 시프트 레지스터의 각단으로부터 순차 출력되는 시프트 펄스에 의해, 수직 구동 회로는 대응하는 각 게이트선에 접속된 화소 행을 선 순차(line-sequence basis)로 선택하고 있다. 그러나, 화소의 축소화가 진행하면, 게이트선의 배열 피치가 좁게 되기 때문에, 시프트 레지스터의 한 단이 일 게이트 선에 대응한 일 화소분의 스페이스에 대응할 수 없게 된다.

따라서, 2개의 게이트선에 대하여 한단의 시프트 레지스터를 설치한 수직 구동 회로가 개발되었고, 이를 디코드형 수직 구동 회로라고 불린다. 이 디코드형 수직 구동 회로는 한단의 시프트 레지스터로부터 출력된 시프트 펄스를 논리적으로 처리하여 2개의 게이트 라인분의 구동 펄스를 작성하고 있다. 시프트 펄스를 외부로부터 공급되는 클럭 펄스에 따라서 순차 처리하기 위해서, 시프트 레지스터의 각단에 대응하는 논리 게이트 회로가 이용되고 있다. 그러나, 종래 이용되는 논리 게이트 회로는 시프트 레지스터의 선두단에 대응한 부분이, 후속단에 대응한 부분과 완전하게 동일하게 할 수 없고, 최초의 수 펄스분은 정규 펄스와 다르고 불규칙한 구동 펄스로 되어있었다. 이 때문에, 최초의 수 개분의 게이트선에 대응한 화소의 행이 규칙적으로 선 순차 기준으로 선택되지 않고, 수평 구동 회로측은 최초의 수 행의 화소에 영상 신호를 정확하게 기입할 수 없었다. 그 때문에, 종래의 디코드형 수직 구동 회로를 이용한 구성에서는, 최초의 수 행분의 화소를 더미로 사용하여, 실제로는 영상 신호가 기입되지 않게 된다. 그러나, 더미의 화소 행을 설치하면, 그 만큼 기판 상의 유효 표시 영역이 희생이 되기 때문에, 해결하여야 할 과제로 되어있었다.

상술한 종래의 기술의 과제를 해결하기위해서 이하의 수단을 꾀하고 있다. 즉, 복수의 게이트선, 복수의 신호선, 및 각 게이트선과 각 신호선의 교차 부분에 행렬 배치된 화소로 구성된 화소 어레이부와, 해당 게이트선을 개재하여 각 화소를 순차 선택하는 수직 구동 회로와, 선택된 화소에 대하여 해당 신호선을 개재하여 화상 신호를 기입하는 수평 구동 회로를 동일 기판상에 배치한 표시 장치로서, 상기 수직 구동 회로는, 적어도 2개의 게이트선에 대하여 한단이 대응하는 다단 접속 구조를 지니고 선두단에 입력된 스타트 펄스를 전송하여 각단마다 순차 시프트 펄스를 출력하는 시프트 레지스터와, 해당 시프트 레지스터의 각단에 대응하여 배치되고, 해당 단의 시프트 펄스와 전단의 시프트 펄스를 처리하여 각단마다 시간적으로 분리된 중간 펄스를 생성하는 중간 게이트 회로부와, 해당 중간 게이트 회로부의 각단에 대응하여 배치됨과 동시에 외부로부터 공급되는 클럭 펄스에 따라서 동작하여, 해당 중간 게이트 회로부의 각단으로부터 출력되는 중간 펄스를 처리하여 대응하는 2개의 게이트선에 순차 구동 펄스를 출력하여 화소의 순차 선택을 행하는 출력 게이트 회로부를 갖는다. 상기 시프트 레지스터는 선두단의 앞에 배치된 더미의 추가단을 포함하고 있고, 해당 추가단으로부터 출력된 시프트 펄스를 선두단에 대응하는 해당 중간 게이트 회로부의 제1 단에 공급하여, 제1 단으로부터 정규의 중간 펄스가 출력가능하게 한다. 또한, 상기 출력 게이트 회로부는 해당 중간 게이트 회로부의 제1 단으로부터 출력되는 중간 펄스를 처리하고, 제1 게이트선으로부터 정규의 구동 펄스를 출력 가능하다. 더욱이, 상기 수평 구동 회로는 제1 게이트선에 대응하는 화소의 행으로부터 정규의 화상 신호를 기입 가능하고, 정규 화상 신호가 기입되지 않은 더미 화소의 행의 존재를 배제한다.

본 발명에 따르는 액티브 매트릭스형의 표시 장치는 2개의 게이트선에 대하여 한단의 시프트 레지스터를 설치한 디코드형 수직 구동 회로를 이용하고 있다. 이 디코드형 수직 구동 회로는 한단의 시프트 레지스터로부터 출력된 시프트 펄스를 게이트 처리하여 2개의 게이트 선용의 드라이브 펄스를 작성하고 있다. 그 때, 시프트 레지스터의 선두단의 앞에 더미의 추가단을 배치하는 것으로, 처음부터 정규 파형을 갖는 구동 펄스를 규칙적이며 순차적으로 형성하는 것이 가능하게 한다. 이에 의해, 화상 프레임의 선두에서 정규 화상 신호를 기입하는 것이 가능해지고, 종래에 요구되던 더미의 화소 행을 삭감할 수 있다.

본 발명에 따르면, 디코드형 수직 구동 회로에 포함되는 시프트 레지스터의 선두에 더미의 추가단을 삽입함으로써, 디코드형 수직 구동 회로는 수직 주사의 처음부터 전부 같은 펄스 폭을 갖는 게이트 구동 펄스를 순차적으로 출력할 수 있다. 그 결과, 화상 신호의 기입 개시를 제1 단의 게이트 구동 펄스의 타이밍에 맞출 수 있어, 더미 화소를 필요로 하지 않은 구동이 가능하게 된다. 따라서, 더미 화소분의 레이아웃 면적을 삭감할 수가 있어, 협소한 프레임화가 달성된다.

이하 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.

도 1은 본 발명에 따른 표시 장치의 구체적인 구성을 나타내는 회로도이다. 도시한 바와 같이, 본 표시 장치는 기본적으로 화소 어레이부(4)와 수직 구동 회로(5)와 수평 구동 회로(6)로 구성되어 있고, 모두 동일 기판상에 박막 트랜지스터 등으로 집적 형성되어 있다. 화소 어레이부(4)는 복수의 게이트선 G, 복수의 신호선 S 및 각 게이트선 G과, 각 신호선 S의 교차 부분에 행렬 배치한 화소 P로 구성되어 있다. 본예의 경우, 화소 P는 화소 전극(9)과 박막 트랜지스터(10)로 구성되어 있다. 또한, 도시하지 않았지만 화소 전극(9)에 대면 배치하여 대향 전극이 형성되어 있고, 양 전극의 사이에는 전기 광학 물질로서 예를 들면 액정이 유지되어 있다. 박막 트랜지스터(10)의 게이트 전극은 대응하는 게이트선 G에 접속되고, 소스 전극은 대응하는 신호선 S에 접속되며, 드레인 전극은 대응하는 화소 전극(9)에 접속되어 있다. 수직 구동 회로(5)는 각 게이트선 G를 개재하여 각 화소 P를 순차 선택한다. 도 1에서는 이해를 쉽게 하기 위해서, 수직 구동 회로(5)에 의한 게이트선 G의 선 순차 선택은 화면의 아래로부터 위로 향하여 행해지고 있다. 구체적으로는, 제1 게이트선 G1에 대응한 화소 P의 행을 선택하고, 다음에 제2 게이트선 G2에 대응한 화소 P의 행을 선택하며, 이후 순차적로 행 단위로 화소 P를 선택해 간다. 수평 구동 회로(6)는 행 단위로 순차 선택된 화소 P에 대하여 각 신호선 S를 개재하여 화상 신호를 기입한다. 이에 의해, 화면을 구성하는 화소 어레이부(4)에 원하는 화상을 표시할 수 있다.

수직 구동 회로(5)는 시프트 레지스터(5R)와 중간 게이트 회로부(5T)와 출력 게이트 회로부(5U)를 갖고 있다. 시프트 레지스터(5R)는 적어도 2개의 게이트선에 대하여 한단이 대응하여, 각단마다 순차 시프트 펄스를 출력한다. 도시의 예에서는, 시프트 레지스터(5R)의 한단 SR는 세개의 인버터로 구성되어 있고, 그 중의 한 개는 외부로부터 공급되는 클럭 펄스 2VCK에서 클럭 구동되고, 다른 한 개는 동일하게 외부로부터 입력되는 클럭 펄스 2VCKX에서 클럭 구동된다. 또한, 2 VCKX는 2VCK에 대하여 극성이 반전되고, 이것을 나타내기 위해서 부호 X를 이용하고 있다. 이것은, 다른 클럭 펄스에 대해서도 마찬가지다. 다단 접속된 시프트 레지스터(5R)는 클럭 펄스 2VCK, 2VCKX에 따라서 동작하여, 동일하게 외부로부터 입력된 스타트 펄스 2VST를 순차 전송함으로써, 시프트 레지스터(5R)의 각단으로부터 순차 시프트 펄스 Rl, R2 ...를 출력하고 있다. 도시의 예에서는, 제1의 2개의 게이트선 Gl, G2에 대응하여, 제1 단의 시프트 레지스터 SRl(선두단)이 설치하여 있어, 2개의 게이트선 Gl, G2에 대하여 한 개의 시프트 펄스 R1를 출력하고 있다. 다음의 2개의 게이트선 G3, G4에 대하여 제2 단의 시프트 레지스터 SR2가 대응하고 있고, 동일하게 시프트 펄스 R2를 출력하고 있다.

중간 게이트 회로부(5T)는 시프트 레지스터(5R)의 각단에 대응하여 배치되어, 해당 단의 시프트 펄스와 전단의 시프트 펄스를 처리하여 각단에서 시간적으로 분리된 중간 펄스를 생성한다. 구체적으로는, 시프트 레지스터(5R)의 제1 단 SR1에 대응하여, 중간 게이트 회로부(5T)의 제1 단은 2 입력 및 1 출력의 NAND 게이트 소자 NAND1와 인버터의 직렬 접속으로 구성되어 있다. 마찬가지로, 시프트 레지스터(5R)의 제2단 SR2에 대응하여, 중간 게이트 회로부(5T)는 NAND 게이트 소자 NAND2와 인버터의 직렬 접속을 갖고 있다. 이러한 구성을 갖는 중간 게이트 회로 부(5T)는 예를 들면 제2 단에 주목하면, 해당 단(제2 단 SR2)의 시프트 레지스터(5R)에서 출력된 시프트 펄스 R2와 전단(제1 단 SRl)으로부터 출력된 시프트 펄스 R1를 NAND2로 NAND 처리한 후 인버터로 반전하여, 제2 단에서 시간적으로 분리된 중간 펄스 B를 생성하고 있다. 이 동작은 중간 게이트 회로부(5T)의 제1 단도 마찬가지고, 중간 펄스 B에 앞서서 시간적으로 분리된 중간 펄스A를 출력하고 있다.

출력 게이트 회로부(5U)는 중간 게이트 회로부(5T)의 각단에 대응하여 배치됨과 동시에 외부로부터 공급되는 클럭 펄스 Half 2VCK, Half 2VCKX에 따라서 동작하여, 중간 게이트 회로부(5T)의 각단으로부터 출력되는 중간 펄스 A, B...를 처리하여 대응하는 2개의 게이트선 G에 순차 구동 펄스를 출력하여 화소 P의 순차 선택을 행한다. 또한 외부로부터 공급되는 클럭 펄스 Half 2VCK는 시프트 레지스터(5R)에 공급되는 클럭 펄스 2VCK에서 위상이 90도 시프트하고 있기때문에, 이것을 Half에 의해 나타내고 있다. 또한, 클럭 펄스 Half 2VCKX는 Half 2VCK의 반전 신호이다. 구체적으로 보면, 출력 게이트 회로부(5U)의 제1 단은, 중간 게이트 회로부(5T)의 제1 단에 대응하여 한쌍의 NAND 게이트 소자 NAND와 한쌍의 인버터로 구성되어 있다. 한쌍의 NAND 게이트 소자 NAND의 공통 접속된 입력 단자에는, 대응하는 중간 게이트 회로부의 단으로부터 중간 펄스 A가 공급된다. 한 쪽의 NAND에 공통 접속되어 있지 않은 입력 단자에는 클럭 펄스 Half 2VCK가 공급된다. 다른 쪽의 NAND에 동일하게 공통 접속되어 있지 않은 입력 단자에는 Half 2VCKX가 공급된다. 한쌍의 NAND 게이트 소자 NAND의 한쪽의 출력 단자는 인버터를 개재하여 구동 펄스 P1를 제1 게이트선 G1에 출력한다. 다른 쪽의 NAND 게이트 소자 NAND도 마찬가지로 구동 펄스 P2를 제2 게이트선 G2에 출력한다. 마찬가지로, 중간 게이트 회로부(5T)의 제2 단에 대응하는 출력 게이트 회로부(5U)의 부분도, 중간 펄스B를 처리하여 2개의 게이트선 G3, G4에 순차 구동 펄스 P3, P4를 출력하여, 화소 P의 순차 선택을 행한다.

본 발명의 특징 사항으로서, 시프트 레지스터(5R)는 선두단(제1 단) SR1의 앞에 배치된 더미의 추가단(SR0)을 구비하고 있다. 이 추가단(SR0)으로부터 출력된 시프트 펄스 R0를 선두단에 대응한 중간 게이트 회로부(5T)의 제1 단(NANDl)에 공급하여, 제1 단으로부터 정규의 중간 펄스 A가 출력 가능하게 하고 있다. 즉, 중간 게이트 회로부(5T)의 제1 단에 속하는 NAND 게이트 소자 NAND1는 시프트 레지스터(5R)의 해당 단 SR1로부터 출력되는 시프트 펄스 R1와 전단(추가단)(SR0)으로부터 출력되는 시프트 펄스 R0를 NAND 처리하고 중간 펄스 A를 출력하고 있다. 이 중간 게이트 회로부(5T)의 제1 단의 동작은 후속의 제2 단 이하의 동작과 마찬가지이고, 수직 주사의 처음부터 규칙적으로 중간 펄스 A를 출력 가능하다. 환언하면, 제1 중간 펄스 A를 정규로 출력하기 위해서, 더미의 추가단(SR0)을 설치하고 있다. 이 추가단(SR0)은 시프트 레지스터(5R)의 제1 단 SR1에 선행하여 배치되고 있고, 처음에 스타트 펄스 2VST를 받아들인다. 이 결과, SR0가 처음에 시프트 펄스 R0를 출력하고 난 후, 선두단(제1 단) SR1이 시프트 펄스 R1를 출력하도록 되어 있다.

출력 게이트 회로부(5U)는 중간 게이트 회로부(5T)의 제1 단(NAND1)으로부터 출력되는 중간 펄스 A를 처리하고, 제1 게이트선 G1으로부터 정규의 구동 펄스 P1를 출력 가능하다. 이 경우, 수평 구동 회로(6)는 제1 게이트선 G1에 대응한 화소 P의 행으로부터 정규의 화상 신호를 기입 가능하고, 정규의 화상 신호가 기입되지 않은 더미 화소의 행의 존재를 배제할 수 있다.

도 2의 타이밍차트를 참조하여, 도 1에 도시한 표시 장치의 동작을 설명한다. 상술한 바와 같이, 수직 구동 회로에는, 외부로부터 스타트 펄스 2VST, 클럭 펄스 2VCK, 2VCKX, Half 2VCK, Half 2VCKX가 공급된다. 이들 펄스 중, 2VST, 2VCK, 2VCKX는, 수직 구동 회로의 시프트 레지스터의 동작에 이용되어, 시프트 펄스 R0, R1, R2...를 작성한다. Half 2VCK, Half 2VCKX는 수직 구동 회로의 출력 게이트 회로부에 공급되어, 순차 구동 펄스 P1, P2, P3, P4...를 작성하는데 이용된다.

상술한 바와 같이, 시프트 레지스터는 2VCK, 2VCKX에 따라서 2VST를 순차 전송하여, 각단으로부터 시프트 펄스 R0, Rl, R2...를 출력한다. 본 발명에서는 시프트 레지스터의 선두에 더미의 추가단을 덧붙여 있기 때문에, 제1 시프트 펄스 R1에 앞서서 추가의 시프트 펄스 R0가 출력되어 있다. 중간 게이트 회로부의 제1 단은 시프트 펄스 R0, R1를 NAND 처리한 후 반전하여 중간 펄스A를 형성하고 있다. 마찬가지로, 중간 게이트 회로부의 제2 단은 시프트 펄스 Rl, R2를 NAND 처리한 후 반전하여 중간 펄스 B를 출력하고 있다. 이와 같이, 본 발명으로서는 더미의 시프트 레지스터단을 추가함으로써, 수직 주사의 처음으로부터 정규 중간 펄스 A, B...를 출력 가능하게 하고 있다. 이 후 출력 게이트 회로부의 제1 단은, 중간 펄스 A 와 클럭 펄스 Half 2VCK의 NAND 처리를 행한 후 반전하고 제1 구동 펄스 P1를 출력하고 있다. 마찬가지로, 중간 펄스 A와 클럭 펄스 Half 2VCKX를 NAND 처리한 후 반전하여 제2 구동 펄스 P2를 출력하고 있다. 마찬가지로 출력 게이트 회로부의 제2단은 중간 펄스 B와 클럭 펄스 Half 2VCK, Half 2VCKX의 각각을 게이트 처리하여, 제3 및 제4 구동 펄스 P3, P4를 형성하고 있다.

이와 같이, 본 발명에서는 디코드형 수직 구동 회로의 시프트 레지스터의 선두에 더미의 추가단을 삽입하고 있다. 그 때문에, 중간 게이트 회로부의 제1 단을 구성하는 이 입력 NAND 게이트 회로는 시프트 레지스터의 더미단 및 제1 단으로부터 각각 시프트 펄스를 수취할 수 있고, 후속의 제2단 이후의 중간 게이트 회로부와 마찬가지의 동작이 가능하다. 이에 의해, 중간 게이트 회로부는 처음부터 정규의 중간 펄스 A, B, C...를 순차 출력 가능하다. 그 결과, 출력 게이트 회로부도 펄스 폭이 전부 동일하게 갖추어진 계단형의 구동 펄스 P1, P2, P3, P4...를 출력할 수 있다. 이 계단형의 구동 펄스 P1, P2, P3, P4에 의해, 화상 신호의 기입 개시를 게이트 구동 펄스 Pl의 타이밍에 정합할 수 있어, 어떠한 더미 화소를 설치할 필요도 없어지게 된다. 예를 들면, 수직 방향(행 방향)의 화소 피치가 18μm인 경우, 본 발명의 구동 방식을 이용하면, 종래 필요로 하는 더미 화소 4 행분에 상당하는 72μm 폭의 부분을 레이아웃상 삭감할 수 있다. 이에 따라 협소한 프레임화의 달성에 공헌할 수 있다.

도 3은 표시 장치의 참고 예를 나타내고 있고, 도 1에 도시된 본 발명에 따른 표시 장치와 대응하는 부분에는 대응하는 참조 번호가 붙여 있다. 도 3의 참고 예는 수직 구동 회로(5)의 구성이 도 1과 다르고, 시프트 레지스터(5R)의 선두에 아무런 더미의 추가단을 설치하고 있지 않다. 이 때문에, 중간 게이트 회로부(5T)의 제1 단을 구성하는 이 입력 NAND 게이트 소자 NAND1의 결선 상태가, 후속의 이단 이후의 NAND 게이트 소자 NAND2, NAND3와 다르다. 구체적으로는, 중간 게이트 회로부(5T)의 제1 단에 위치하는 NAND 게이트 소자 NAND1의 한쪽의 입력 단자에는 해당 단(제1 단 SRl)으로부터 출력되는 시프트 펄스 R1가 인가되지만, 다른 쪽의 입력 단자에는 공급하여야 할 시프트 전단에서의 펄스가 없기 때문에 예를 들면 전원 라인(H 레벨)에 접속되는 것으로 된다. 이 결과 중간 게이트 회로부(5T)의 제1 단으로부터 출력되는 중간 펄스 A는, 후속의 제2 단 이후부터 출력되는 중간 펄스 B, C...와 파형이 달라져 버린다. 중간 게이트 회로부(5T)에 접속된 출력 게이트 회로부(5U)는 불규칙하게 출력되는 중간 펄스 A의 영향을 받고, 정규의 구동 펄스를 출력할 수 없다. 이 결과, 출력 게이트 회로부(5U)는 제1의 4개의 게이트선 Gl, G2, G3, G4에 불규칙한 구동 펄스 Dl, D2, D3, D4를 공급한다. 수평 구동 회로(6)는 게이트선 Gl, G2, G3, G4에 대응한 화소 P의 행이 선 순차로 정확하게 선택되지 않기 때문에, 화상 신호를 정확하게 기입할 수 없다. 따라서, 이 참고예의 표시 장치에서는, 제1의 4개의 행분의 화소 P는 화소 전극을 제외하고 더미화하고 있다. 표시에는 기여하지않은 더미의 화소 행을 설치함으로써, 유효 표시 영역이 희생되고 있다.

도 4의 타이밍차트를 참조하여, 도 3에 도시된 참고 표시 장치의 동작을 설명한다. 외부로부터 수직 구동 회로에 공급되는 펄스는 2VST, 2VCK, 2VCKX, Half 2VCK, Half 2VCKX이고, 도 2에 도시한 본 발명에 따른 표시 장치의 타이밍차트와 마찬가지이다. 단, 시프트 레지스터는 더미단을 포함하지 않기 때문에, 선두단으로부터 순차 시프트 펄스 Rl, R2, R3...를 출력하게 된다. 중간 게이트 회로부의 제1 단을 구성하는 NAND 게이트 소자는, 한쪽의 입력 단자에 시프트 펄스 R1가 공급되는 한편, 다른 쪽의 입력 단자는 도 3에 도시한 바와같이 H 레벨로 유지되어 있다. 이 결과, 중간 게이트 회로부의 제1 단은 결과적으로 시프트 펄스 Rl과 동일한 파형을 갖는 중간 펄스 A를 출력하게 된다. 한편, 중간 게이트 회로부의 제2단은 시프트 펄스 R1와 R2를 NAND 처리하여 반전하여 중간 펄스 B를 출력한다. 이하 마찬가지로, 중간 게이트 회로부의 제3 단은 시프트 펄스 R2, R3를 NAND 처리한 후 인버터로 반전하여 중간 펄스 C를 형성한다. 도 4에 도시된 타이밍차트로부터 명확한 바와 같이, 제1 중간 펄스 A는 후속의 중간 펄스 B, C...와 다르다.

출력 게이트 회로부의 제1 단은 중간 펄스 A와 클럭 펄스 Half 2VCKX의 NAND 처리를 행한 후 반전하여 구동 펄스 Dl을 출력한다. 도 4로부터 명확한 바와 같이, 구동 펄스 D1는 정규의 파형을 갖지 않고, 2개의 펄스를 포함한 불규칙한 파형으로 되어있다. 마찬가지로 출력 게이트 회로부의 제1 단은 중간 펄스 A와 다른 쪽의 클럭 펄스 Half 2VCK의 NAND를 취한 후 반전하여 구동 펄스 D2를 출력하고 있다. 이 구동 펄스 D2도 정규의 펄스 폭에 비해 두배로 되고 있고 불규칙한 펄스 파형이다. 계속해서 출력 게이트 회로부의 제2 단은, 중간 펄스 B와 클럭 펄스 Half 2VCKX, Half 2VCK의 각각을 상호 게이트 처리하여 구동 펄스 D3, D4를 생성하고 있다. 본래, 구동 펄스 D3, D4는 정규의 펄스로 되어야 하지만, 먼저 출력된 구동 펄스 Dl, D2와 중첩되어 버리기 때문에, 정규의 순차 출력이 안된다. 출력 게이트 회로부의 제3 단이 되어야 비로소 정규의 구동 펄스 P1, P2가 출력되게 된다. 이와 같이, 참고예의 표시 장치에서는 먼저 출력된 구동 펄스 D1 ∼ D4가 다른 펄스 폭을 가지며 계단형을 형성하기 위해 타이밍되지 않는다. 이런 이유로, 참고예의 표시 장치에서는 이들 불규칙한 구동 펄스 D1 ∼ D4를 처리하여 화상 신호를 출력하기 위하여, 구동 펄스 D1 ∼ D4에 대응한 더미 화소의 행이 요구된다.

이상 설명한 바와 같이, 본 발명에 따르면, 디코드형 수직 구동 회로에 포함되는 시프트 레지스터의 선두에 더미의 추가단을 삽입함으로써, 디코드형 수직 구동 회로는 수직 주사의 처음부터 전부 같은 펄스 폭을 갖는 게이트 구동 펄스를 순차적으로 출력할 수 있다. 그 결과, 화상 신호의 기입 개시를 제1 단의 게이트 구동 펄스의 타이밍에 맞출 수 있어, 더미 화소를 필요로 하지 않은 구동이 가능하게 된다. 따라서, 더미 화소분의 레이아웃 면적을 삭감할 수가 있어, 협소한 프레임화가 달성된다.

Claims (3)

1. 복수의 게이트 선, 복수의 신호선 및 각 게이트 선과 각 신호선의 교차 부분에 행렬 배치한 화소로 구성된 화소 어레이부와, 해당 게이트 선을 통해서 각 화소를 순차적으로 선택하는 수직 구동 회로와, 선택된 화소에 대하여 해당 신호선을 통해서 화상 신호를 기입하는 수평 구동 회로를 동일 기판상에 배치한 표시 장치에 있어서,

   상기 수직 구동 회로는, 적어도 2개의 게이트 선에 대하여 1단이 대응하는 다단 접속 구조를 가짐과 함께, 외부로부터 공급된 제1 클럭 펄스에 따라 동작하여 선두 단에 입력된 스타트 펄스를 전송해서 각 단마다 순차적으로 시프트 펄스를 출력하는 시프트 레지스터와,

   해당 시프트 레지스터의 각 단에 대응하여 배치되고, 해당 단의 시프트 펄스와 전단의 시프트 펄스를 처리해서 각 단마다 시간적으로 분리된 중간 펄스를 생성하는 중간 게이트 회로부와,

   해당 중간 게이트 회로부의 각 단에 대응해서 배치됨과 함께 외부로부터 공급되는 제2 클럭 펄스에 따라 동작하고, 해당 중간 게이트 회로부의 각 단으로부터 출력되는 중간 펄스를 처리하여 대응하는 2개의 게이트 선에 순차적으로 드라이브 펄스를 출력해서 화소의 순차적인 선택을 행하는 출력 게이트 회로부를 구비하고,

   상기 시프트 레지스터는 선두 단의 앞에 배치된 더미의 추가 단을 포함하여, 해당 추가 단으로부터 출력된 시프트 펄스를 선두 단에 대응하는 해당 중간 게이트 회로부의 제1 단에 공급하고, 제1 단으로부터 정규의 중간 펄스가 출력가능하게 하며,

   상기 제2 클럭 펄스는 상기 제1 클럭 펄스와 주기가 동일하고 위상이 90°시프트한 것인 것을 특징으로 하는 표시 장치.
2. 제1항에 있어서, 상기 출력 게이트 회로부는 상기 중간 게이트 회로부의 제1 단으로부터 출력되는 중간 펄스를 처리하여, 제1 게이트선으로부터 정규의 구동 펄스를 출력하는 것을 특징으로 하는 표시 장치.
3. 제2항에 있어서, 상기 수평 구동 회로는 상기 제1 게이트선에 대응하는 화소의 행으로부터 정규 화상 신호를 기입하여, 상기 정규 화상 신호가 기입되지 않은 더미 화소의 행의 존재를 배제하는 것을 특징으로 하는 표시 장치.

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