JPH0225285B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はコンプリメンタリー金属酸化物半導体
（CMOS）技術及びその大規模集積回路（LSI）
への応用に関する。一般に、CMOSは基本イン
バータゲートを構成するためにｎチヤンネルトラ
ンジスタをｐチヤンネルトランジスタに組合わせ
ることに関係する。デジタル応用に於ては、これ
らデバイスのたつた１つが、論理状態間のトラン
ジシヨン中を除いて、１度だけオンにある。この
ように単にスイツチングに関係した電流だけが流
れ、電力消費が極めて低い。この基本インバータ
ゲートは通常の論理機能を構成するために他のゲ
ートと組合わされる。 しばしば行なわれるわけではないが、このイン
バータゲートは線形増幅器として用いることがで
きる。ゲートトランジシヨンが約Vcc／２で生ず
るようにＰ及びＮチヤンネルデバイスが比例され
て（ratioed）いれば、このゲートはVcc／２に
バイアスされた時に実質的な利得を示し、十分に
大きい範囲にわたつて線形入力・出力特性を有す
る。しかし、このような増幅器をバイアスする困
難さがその使用の機会を実質的に減少させてい
た。 CMOS回路に於てバイポーラトランジスタを
単に結合することは新しくはない。トーマス・エ
ム・フリードリクセン（Thomas Ｍ・
Frederiksen）、ジヨセフ・ジエイ・コノリー・
ジユニア−（Joseph Ｊ・Connolly・Jr）、トーマ
ス・ピー・レツドフエルン（Thomas Ｐ・
Redfern）により1978年11月２日に提出された出
願番号第956、953号中に示されているように、基
本CMOS構造はバイポーラトランジスタに接続
された基板組込みコレクタを容易に可能にする。
更にバイポーララテラルトランジスタが改良され
た特性の回路を与えるためにどのように組込まれ
るかが示されている。 第１Ａ図及び第１Ｂ図は周知の従来のデジタル
回路線形回路をそれぞれ示す。デジタルCMOS
デバイス中に組込まれた基本インバータゲートが
第１図Ａに示されている。この図示の回路は実質
的な電流源能力を必要とする発光ダイオード
（LED）表示デバイスを附勢することを意図して
いる。単にCMOSインバータだけを用いて必要
とする電流を与えることは極めて大きいトランジ
スタを使用する必要がある。この回路に於ては、
端子１０に印加された論理信号は端子１１に必要
とされる電流附勢を発生する。Vccは端子１３で
接地されて参照されている端子１２に印加され
る。Ｎチヤンネルトランジスタ６と組合わせられ
たＰチヤンネルトランジスタ５は従来のCMOS
インバータを形成する。このインバータの出力は
トランジスタ８のベースに接続されている。実際
にはすべてのIC素子を含んだCMOS基板である
バイポーラトランジスタ８は、Vccに接続された
コレクタを有している。このエミツタは出力端子
であり、そのためエミツタフオロワー構成が用い
られている。Ｎチヤンネルトランジスタ７は、出
力源の要求が小さいので小規模の出力ロード素子
として機能する。 端子１０が低である時トランジスタ６及び７は
オフである。トランジスタ５がトランジスタ８の
ベースへのソース電流を流す。端子１１に於ける
電流はトランジスタ５により附勢された電流のト
ランジスタ８のベータ倍である。このベータ値は
極めて大きくしうるのでトランジスタ５は極めて
小さく作ることができる。 端子１０が高にある時トランジスタ５はオフに
あり、トランジスタ６及び７はオンにある。これ
はトランジスタ８のベース及びエミツタを接地に
しこのトランジスタ８をオフにする。実際問題と
して、トランジスタ７に於ける唯一のカレントシ
ンクの要求はトランジスタ８に於けるコレクタ−
エミツタリーケージである。これは通常は極めて
低い。 第１Ｂ図に線形構造が例示されている。Ｐチヤ
ンネルトランジスタ９及びＮチヤンネルトランジ
スタ１４はエミツタホロワートランジスタ１５の
ベースを附勢するインバータを形成する。抵抗１
６は、エミツタ負荷を形成し、抵抗１８は出力１
１からトランジスタ９及び１４のゲートへの負帰
還路を形成する。抵抗１７は入力ゲートを入力端
子１０に接続する。電源が端子１０に接続された
時抵抗１８及び１７は帰還及びそのための回路電
圧利得を制御する分圧器を形成する。開入力即ち
電流源ドライバーによつて回路利得は１である。
この線形反転増幅器回路に関連する主な問題は、
利得がドライバー回路により決定されること及び
バイアスが制御されないということである。 本発明は、CMOSインバータを含む線形反転
増幅回路において、従来困難であつたＡ級増幅器
動作を生ずるようなバイアスの制御を可能にした
回路を提供することを目的とするものである。 第２図は、本発明の基本回路を示す。Ｐチヤン
ネルトランジスタ２０及びＮチヤンネルトランジ
スタ２１はバイポーラトランジスタ２２のベース
を附勢するために接続される従来のCMOSイン
バータを形成する。Ｎチヤンネルトランジスタ２
３はトランジスタ２２の負荷として動作しそのゲ
ートはＡ級増幅器動作を生ずるバイアス電圧を供
給する。 CMOSトランジスタのスレシホールド電圧が
製造工程により決定される変数であるので、Ａ級
の動作に対して必要とされるバイアス電圧はあら
かじめ決められる定数ではない。第２図に於て、
点線２６の回路は製造工程の変数に無関係な必要
なバイアスを与えるための手段である。 トランジスタ３０及び３１はトランジスタ３２
のベースに接続されたCMOSインバータを構成
する。これらの部分はそれぞれトランジスタ２
０，２１及び２２に同じ様に接続されている。し
かし、このインバータ入力は直接にトランジスタ
３２のエミツタに接続されている。このように増
幅器出力はその入力に接続され、これがこの回路
をそのトリツプポイントへ移動させる。このトリ
ツプポイントが回路に対する線形増幅特性の中央
にあるように切り換わるのでこれはＡ級の動作を
行なう。抵抗３３はトランジスタ３２のエミツタ
と接地との間に接続されておりエミツタ負荷とし
て機能している。抵抗３３中を流れている電流
は、トランジスタ２３をオンにするように動作す
るノード３４に電位を生じ、トランジスタ３１を
オンにするために必要とされる電圧の関数として
確立される。このようにバイアス電位は自動的に
製造中に於て生じるいかなるトランジスタのスレ
シホールド電圧の変化も追従する。そして、トラ
ンジスタ３０及び３１からなるCMOSインバー
タを有する増幅器２６とトランジスタ２０及び２
１からなるCMOSインバータを有する増幅器１
９とは同一基板に形成されるので、製造中におい
て生じる増幅器１９のCMOSトランジスタのス
レシホールド電圧の変化は吸収される。その結
果、CMOSインバータを含む線形反転増幅器回
路において、従来困難であつたＡ級増幅器動作を
生ずるようなバイアスの制御が可能になる。 トランジスタ２０及び２１は、高利得動作をす
るように設計され又トランジスタ２２のベース電
流に対して大きい動作電流を導通する。 トランジスタ２３は、トランジスタ２０及び２
１を流れる電流に比べて大きいトランジスタ２２
のエミツタ電流を導通するためにトランジスタ２
１よりも極めて大きく構成される。望ましくは、
トランジスタ２３はトランジスタ２２が単位電圧
利得近くになるように飽和へ十分に動作される。 実際には、バイアス源２６はバイアスされてい
るＡ級増幅器段よりも実質的に低い電流で動作で
きる。この電流は抵抗３３の値により実際に設定
される。これは又トランジスタ３０及び３１が増
幅器中の対応部分２０及び２１よりも小さく作り
得ることを意味する。更にノード３４がトランジ
スタ３２の低出力インピーダンスに基づく低イン
ピーダンス点であるのでこのバイアス源はいくつ
かのＡ級増幅器を増幅間の干渉なしに同時に動作
するために用いられる。 CMOSインバータは増幅器として有用であり
かつその装置は極めて有用な利得値を与えるよう
に構成される。しかし発明者は、このようなデバ
イスの利得一帯域幅積が基本的な限界を持つてい
ることを発見した。この制限は用いられたトラン
ジスタのゲート−ドレイン容量によるものであ
る。両トランジスタのゲート−ドレイン容量は並
列にあり、入力及び出力端子間に接続されている
ことがわかる。利得を表わすために容量は信号利
得に応じて充電し放電する。実際には、これは従
来の反転増幅器の設計に於て十分に認識されてい
るミラー（Miller）容量を構成する。通常の増幅
器に於ては利得一帯域幅積は動作電流を増加する
ことにより改善される。このように、ミラー容量
はかなり急速に充電される。不都合にも、
CMOSインバータにおける、電流の増加はより
広いトランジスタを意味し、ミラー容量は電流容
量に比例して増加しその結果利得一帯域幅積は基
本的に一定にある。 第２図の回路においては、トランジスタ２０及
び２１は極めて小さく作られているのでミラー容
量は小さい。トランジスタ２２は次段へ大きな電
流利得を与えそのため小トランジスタの容量を有
する大トランジスタを備えるように回路を構成す
る。第２図の回路は典型的には同じ出力電流容量
を有するトランジスタを用いたCMOSインバー
タの利得一帯域幅積の約５倍である。これは単一
のCMOSインバータのスピードの５倍の回路を
与える。 第３図はａ−ｃ結合、チヨツパー安定化、ｄ−
ｃ増幅器における本発明のＡ級増幅器を示してい
る。全回路は周知の電荷平衡原理を用いたｄ−ｃ
コンパレータである。本願の本発明の増幅器の構
成を用いることはコンパレータの動作を極めて速
くする。 バイアス源２６は第２図に開示されたものと同
じである。点線１９′及び１９″の内側に示された
増幅器は共にバイアス源２６により動作され、
各々が第２図のＡ級増幅器を表わしている。コン
デンサ４２及び４３は２つの段をａ−ｃ接続して
いる。これらの値は増幅器入力により示された接
地に対する漂遊容量よりも大きいように選択され
ている。 増幅器１９′及び１９″はそれぞれ入力及び出力
端子間に接続されたＮチヤンネルトランジスタ４
４及び４５を有している。これらのトランジスタ
は端子４６からクロツク信号を与えられる。１対
のＮチヤンネルトランジスタ４７及び４８はそれ
ぞれ反転端子５０及び非反転入力端子５１へノー
ド４９を接続する。トランジスタ４７はクロツク
信号を与えられ、トランジスタ４８はインバータ
５３を介してコンプリメンタリークロツク信号を
与えられる。そのため、トランジスタ４４，４
５，４７及４８はスイツチをクロツクする。 クロツク端子４６が瞬間的に高にあり、端子５
０が基準電位V_REFにあるとすると、トランジスタ
４４，４５及び４７がオンにトランジスタ４８が
オフにあることがわかる。両増幅器１９′及び１
９″は入力に接続された出力を有しており、その
トリツプポイントにある。コンデンサ４２はV_REF
と増幅器１９′のトリツプポイントとの間の差ま
で急速に充電される。コンデンサ４３は増幅器１
９′と１９″との間のトリツプポイント差まで急速
に充電される。 クロツクサイクルの次の半周期においては、端
子４６は低になり、このためトランジスタ４４，
４５及び４７はオフに、トランジスタ４８はオン
になる。ここで端子５１が正確にV_REFにあるなら
ば、５２の出力端子は増幅器１９″のトリツプポ
イントにとどまる。端子５１がV_REFよりも正であ
るならば、端子５２は高になる。端子５１がV_REF
よりも低ければ、端子５２は低になる。実際には
端子５１は端子５０に対して簡単に参照され、回
路は単一のｄ−ｃコンパレータとして動作する。 示された構成に対して（図示のように２つの増
幅器に対して）10³の増幅器利得を仮定すると、
１ミリボルトの差入力は１ボルトの出力を発生す
る。５ボルトVcc電源を用いると、±2.5ミリボル
ト入力がデジタルコンパレータ応答に対して出力
レール間を動作する。 明らかにコンパレータ感度は更にａ−ｃ結合、
チヨツパ安定化、増幅器部を追加することにより
大きくすることができる。別にラツチ感知増幅器
が端子５２へ接続できる。 第３図の回路はオフセツト及びドリフトに対し
てデバイスを十分に補償する。クロツクは比較的
高周波数で動作される。その周期は結合コンデン
サが電荷平衡動作において適切な電荷安定度を達
成するために十分に長くされる。 第４図は第２図の増幅器１９を作るために用い
られたIC構造の一形式を示している。この図は
部分的に断面で回路チツプの部分を示しまた部分
的に正面図でトポグラフイーを示している。部分
は、トポグラフイーが対称なデザインの半分を表
わしているので構造の中心を通るようにみなすこ
とができる。図面は各部の大きさを示すものでは
ない。寸法は概念を示すために誇張されている。
実際には、周知のような従来のCMOS構造が用
いられる。明確のために、酸化物層及びメタライ
ゼーシヨンは取り除かれている。メタル接続は回
路を示すために回路図形式で示されている。 基板６０はややドープされた即ちＮ−型シリコ
ンのウエハーである。Ｎ＋拡散６１は、オーミツ
ク基板接触をしており、能動デバイス２０−２３
の各々は取り囲むために延びているガードリング
として用いられている。トランジスタ２０は＋
Vccに接続されたソース６２、入力端子２４に接
続されたゲート６３及び図示のトランジスタ２１
及び２２に接続されたドレイン６４を含んでい
る。トランジスタ２１はオーミツクＰ＋接触リン
グ６７を介して関連Ｐ−ウエル６６及び接地に接
続されたソース６５、端子２４に接続されたゲー
ト６９及びトランジスタ２０のドレインに接続さ
れたドレイン７０を含んでいる。トランジスタ２
２は、オーミツクＰ＋リング７２を介してトラン
ジスタ２１のドレインに接続されたＰ−ベース７
１と、増幅器の出力端子２５を構成しているＮ＋
エミツタ７３とを含んでいる。トランジスタ２２
のコレクタは分離素子ではないがベース電極７１
に面した基板６０の部分を構成する。トランジス
タ２３はＰ−ウエル７６にオーミツク接触を与え
るＰ＋リング７５（両方共に接地されている）に
接続されたＮ＋ソース７４、バイアスノード３４
に接続されたゲート７７、及びトランジスタ２２
のエミツタ７３へ接続されたＮ＋ドレイン７８を
含んでいる。 第２図の回路は下表に示されたデバイスサイズ
を用いた従来のCMOS形式で構成されている。
示されたサイズは単位milで表わされたＷ／Ｌチ
ヤンネル寸法である。

【表】 この回路は５ボルトVccで動作される。ノード
３４のバイアスの典型的な値は約1.2ボルトであ
る。増幅器１９のトリツプポイントは典型的には
約1.7ボルトであり、トランジスタ２２のベース
は典型的には約2.4ボルトである。トランジスタ
２２のエミツタ中を流れる電流は約250マイクロ
アンペアであり、トランジスタ２０及び２１を流
れる電流が約32マイクロアンペアである。トラン
ジスタ２２のベース電流は約５マイクロアンペア
であり、これにより約50の回路ベータを示す。こ
れらの動作値は明確にＡ級バイアス条件を示す。
増幅器の利得が約30であり、トランジスタ２２と
同じ電流で動作するCMOSインバータの利得一
帯域幅積の５倍を越える利得一帯域幅積を示す。 第５図はラツチ構成で用いられた本発明の増幅
器を示している。入力端子８０はトランジスタ８
２及び８３を含むトランスミツシヨンゲート８１
を介して、インバータを形成するトランジスタ８
４及び８５のゲートへ接続されている。トランジ
スタ８４及び８５の共通ドレイン接続はエミツタ
ホロワトランジスタ８６のベースを附勢する。Ｎ
チヤンネルトランジスタ８７はエミツタホロワ負
荷として機能し、そのベースはＡ級増幅器動作の
ために第２図あるいは第３図のバイアス電源２６
のようなバイアス電源に接続される。トランジス
タ８６のエミツタは第２のインバータとして動作
するトランジスタ８８及び８９のゲートを附勢す
る。第２のインバータの出力は出力端子９０を附
勢する。トランジスタ８４，８５，８８及び８９
を含むインバータの両方が小面積デバイスを用い
ている。２つのインバータは高速動作が可能であ
るようにエミツタホロワトランジスタ８６により
分離されている。端子８０（トランスミツシヨン
ゲート８１がオンと仮定する）から端子９０への
利得は容易に2.5×10³程に高くしうる。これは端
子８０における±１ミリボルト信号は５ボルト
Vccシステムにおけるレール間で端子９０を附勢
する。 トランジスタ９２及び９３から成る第２のトラ
ンスミツシヨンゲート９１は出力端子９０からト
ランジスタ８４及び８５のゲートへ接続されてい
る。このトランスミツシヨンゲートは必要なスイ
ツチング信号補数を与えるインバータ９５で端子
９４から切換えられる。端子９４が高にある時、
ゲート８１はオフにあり、ゲート９１はオンにあ
る。この状態では、端子９０の出力はこの回路が
ラツチするようにトランジスタ８４及び８５のゲ
ートへ接続される。このため、ゲート９１がオン
になつた時、この回路は再生する。入力が幾分増
幅器トリツプポイントを越えたならば、出力は＋
Vccレイルへ急速に切り換わる。入力が幾分トリ
ツプポイントより低いならば、出力は接地レイル
へ急速に切換わる。実際に、ラツチ状態は増幅器
を２安定出力状態を有する高感度感知増幅器に変
換する。 端子９４が低である時、ゲート８１がオンに、
ゲート９１がオフにある。端子８０における入力
は第１のインバータへ接続され、その出力は少な
くとも限度にくるまで入力に従う。これはラツチ
の感知状態である。このラツチは次に、端子９４
の信号が低から高へ行く即ち感知からラツチへ行
く瞬間に入力電位により決定される状態をとる。 実際のシステムにおいては、第３図のクロツク
付コンパレータは第５図の端子８０に接続された
出力端子５２を有し、第５図の端子９０は次にコ
ンパレータ出力になる。このような組合せはマイ
クロボルトの大きさの入力感度を有している。

【図面の簡単な説明】

第１図は従来のインバータゲート回路を示す
図、第２図は本発明の反転増幅器の基本回路を示
す図、第３図は本発明のＡ級増幅器を示す図、第
４図は第２図の増幅器を用いたIC構造を例示す
る図、第５図はラツチ構造で用いられた本発明の
反転増幅器を示す図である。 ５，９，２０，３０：Ｐチヤンネルトランジス
タ、６，１４，２１，３１，４４，４５，４７，
４８：Ｎチヤンネルトランジスタ、８，１５，２
２，３２：バイポーラトランジスタ、１９，１
９′，１９″，２６：増幅器、５３：インバータ、
６０：基板、６１：Ｎ＋拡散、６２，６５：ソー
ス、６３，６９：ゲート、６４，７０：ドレイ
ン、６７，７２：Ｐ＋ガードリング、７１：Ｐ−
ベース、７３：Ｎ＋エミツタ、７４：Ｎ＋ソー
ス、７５：Ｐ＋リング、７６：Ｐ−ウエル、７
７：ゲート、７８：ドレイン、９５：インバー
タ。

Claims (1)

1. 【特許請求の範囲】 １ コンプリメンタリー金属酸化物半導体技術を
   用いて単一基板上に製造するのに適した反転増幅
   器において、 動作電圧源に接続する正及び負電源配線間に直
   列に接続されたソース−ドレイン素子を有し、ゲ
   ート電極が前記反転増幅器に対する入力端子を構
   成するために一緒に接続されている第１のコンプ
   リメンタリー対トランジスタと、 前記正電源配線に接続されたコレクタ、前記第
   １のコンプリメンタリー対トランジスタの前記ド
   レイン電極の接続点に接続されたベース、及び前
   記反転増幅器の出力端子を構成するエミツタを有
   する第１のバイポーラ接合トランジスタと、 前記第１のバイポーラ接合トランジスタのエミ
   ツタ及び前記負電源配線間に接続されたソース−
   ドレイン電極とゲート電極とを有するＮチヤンネ
   ルトランジスタであつて、チヤンネル幅が前記第
   １のコンプリメンタリー対トランジスタのチヤン
   ネル幅より実質的に大きいＮチヤンネルトランジ
   スタと、 前記電源配線間に直列に接続されたソース−ド
   レイン素子を有し、ゲート電極が一緒に接続され
   ている第２のコンプリメンタリー対トランジスタ
   と、前記正電源配線に接続されたコレクタ、前記
   第２のコンプリメンタリー対トランジスタのドレ
   イン素子に接続されたベース、及び前記第２のコ
   ンプリメンタリー対トランジスタのゲート電極に
   接続されたエミツタを有する第２のバイポーラト
   ランジスタとを有し、これにより前記第２のバイ
   ポーラトランジスタ及び前記第２のコンプリメン
   タリー対トランジスタがトリツプポイントへ移動
   された増幅器を形成し、且つ前記第２のバイポー
   ラトランジスタのエミツタと前記負電源配線との
   間に接続された負荷手段を有し、バイアス電位が
   該負荷手段の両端間にあらわれるバイアス電圧源
   と、 前記バイアス電圧源を前記Ｎチヤンネルトラン
   ジスタのゲートへ接続する手段と、 を備え、これにより前記のステージがＡ級動作に
   バイアスされることを特徴とする反転増幅器。