JPH02242232A - Production of liquid crystal display device - Google Patents
Production of liquid crystal display deviceInfo
- Publication number
- JPH02242232A JPH02242232A JP1062908A JP6290889A JPH02242232A JP H02242232 A JPH02242232 A JP H02242232A JP 1062908 A JP1062908 A JP 1062908A JP 6290889 A JP6290889 A JP 6290889A JP H02242232 A JPH02242232 A JP H02242232A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- film
- conductive film
- liquid crystal
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 77
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000010408 film Substances 0.000 claims description 303
- 239000010410 layer Substances 0.000 claims description 124
- 239000010409 thin film Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 26
- 230000001681 protective effect Effects 0.000 claims description 26
- 239000011159 matrix material Substances 0.000 claims description 25
- 239000002253 acid Substances 0.000 claims description 17
- 239000000470 constituent Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 description 28
- 239000000758 substrate Substances 0.000 description 22
- 238000005530 etching Methods 0.000 description 21
- 239000011521 glass Substances 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 19
- 238000004544 sputter deposition Methods 0.000 description 17
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 12
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 12
- 239000011651 chromium Substances 0.000 description 12
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910052804 chromium Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 9
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 229910017604 nitric acid Inorganic materials 0.000 description 9
- 238000003860 storage Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- -1 aluminum-silicon-titanium Chemical compound 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000011295 pitch Substances 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 101000653679 Homo sapiens Translationally-controlled tumor protein Proteins 0.000 description 3
- ZBZXYUYUUDZCNB-UHFFFAOYSA-N N-cyclohexa-1,3-dien-1-yl-N-phenyl-4-[4-(N-[4-[4-(N-[4-[4-(N-phenylanilino)phenyl]phenyl]anilino)phenyl]phenyl]anilino)phenyl]aniline Chemical compound C1=CCCC(N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC=CC=2)=C1 ZBZXYUYUUDZCNB-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 102100029887 Translationally-controlled tumor protein Human genes 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 239000000975 dye Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 239000003566 sealing material Substances 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910018888 PSV2 Inorganic materials 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Natural products P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- IEQUNHXCJVILJQ-UHFFFAOYSA-N aluminum palladium Chemical compound [Al].[Pd] IEQUNHXCJVILJQ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 1
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009194 climbing Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000001044 red dye Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
本発明は、液晶表示装置、特に、薄膜トランジスタ等を
使用したアクティブ・マトリクス方式の液晶表示装置に
関する。The present invention relates to a liquid crystal display device, and particularly to an active matrix type liquid crystal display device using thin film transistors and the like.
アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極の各々に対応して非
線形素子（スイッチング素子）を設けたものである。各
画素における液晶は理論的には常時駆動（デユーティ比
１．０）されているので、時分割駆動方式を採用してい
る、いわゆる単純マトリクス方式と比べてアクティブ方
式はココントラストが良く特にカラーでは欠かせない技
術となりつつある。スイッチング素子として代表的なも
のとしては薄膜トランジスタ（ＴＰＴ）がある。
従来のアクティブ・マトリクス方式の液晶表示装置の製
造方法においては、走査信号線を構成する導電膜により
ゲート端子の第１層を形成し、ゲート絶縁膜として使用
される絶縁膜を形成したのちに、映像信号線を構成する
導電膜によりゲート端子の第２Ｎを形成しており、また
保護膜を形成したのちに、ゲート端子の最上層を形成し
ている。
なお、ＴＰＴを使用したアクティブ・マトリクス液晶表
示装置は、たとえば「冗長構成を採用した１２．５型ア
クテイブ・マトリクス方式カラー液晶デイスプレィ」、
日経エレクトロニクス、頁１９３〜２１０．１９８６年
１２月１５日、日経マグロウヒル社発行、で知られてい
る。
［発明が解決しようとする問題点］
しかし、このような液晶表示装置の製造方法においては
、ゲート絶縁膜として使用される絶縁膜を形成したのち
に、ゲート端子の第２層を形成しているから、ゲート絶
縁膜として使用される絶縁膜の形成によって、端子の第
１層の表面が汚染されるので、端子の第１層と第２層と
のコンタクト不良が生ずるため、端子部の抵抗が大きく
なる。
また、保護膜を形成したのちに、ゲート端子の最上層を
形成しているから、端子の第２層の表面が汚染されるの
で、端子の第２層と最上層とのコンタクト不良が生ずる
ため、端子部の抵抗が大きくなる。
この発明は上述の課題を解決するためになされたもので
、端子部の抵抗を小さくすることができる液晶表示装置
の製造方法を提供することを目的とする。An active matrix type liquid crystal display device is one in which a nonlinear element (switching element) is provided corresponding to each of a plurality of pixel electrodes arranged in a matrix. Theoretically, the liquid crystal in each pixel is constantly driven (duty ratio 1.0), so compared to the so-called simple matrix method that uses a time-division drive method, the active method has better co-contrast, especially in color. It is becoming an indispensable technology. A typical switching element is a thin film transistor (TPT). In the conventional method for manufacturing an active matrix liquid crystal display device, after forming the first layer of the gate terminal using a conductive film constituting the scanning signal line and forming the insulating film used as the gate insulating film, The second N of the gate terminal is formed by the conductive film constituting the video signal line, and after forming the protective film, the uppermost layer of the gate terminal is formed. Active matrix liquid crystal display devices using TPT include, for example, "12.5-inch active matrix color liquid crystal display with redundant configuration",
Nikkei Electronics, pages 193-210. December 15, 1986, published by Nikkei McGraw-Hill. [Problems to be Solved by the Invention] However, in this method of manufacturing a liquid crystal display device, the second layer of the gate terminal is formed after forming the insulating film used as the gate insulating film. Therefore, due to the formation of the insulating film used as the gate insulating film, the surface of the first layer of the terminal becomes contaminated, resulting in poor contact between the first and second layers of the terminal, and the resistance of the terminal part increases. growing. In addition, since the top layer of the gate terminal is formed after the protective film is formed, the surface of the second layer of the terminal is contaminated, resulting in poor contact between the second layer and the top layer of the terminal. , the resistance of the terminal section increases. The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a method of manufacturing a liquid crystal display device that can reduce the resistance of the terminal portion.
この目的を達成するため、この発明においては。
薄膜トランジスタと画素電極とを画素の一構成要素とす
るアクティブ・マトリクス方式の液晶表示装置を製造す
る方法において、走査信号線、映像信号線のうち先に形
成される第１の信号線の第２層を構成すべき第１の導電
膜を形成すると同時に、上記第１の信号線に接続された
端子の第１Ｍの上に上記第１の導電膜を設け、ゲート絶
縁膜として使用される絶縁膜を形成し、上記端子の第１
Ｎの上の上記第１の導電膜を除去したのち、上記端子の
第１層の上に走査信号線、映像信号線のうち後に形成さ
れる第２の信号線を構成すべき第２の導電膜からなる第
２Ｎを形成する。
また、薄膜トランジスタと画素電極とを画素の一構成要
素とするアクティブ・マトリクス方式の液晶表示装置を
製造する方法において、ゲート絶縁膜として使用される
絶縁膜を形成し、走査信号線、映像信号線のうち先に形
成される第１の信号線に接続された端子の第１層の表面
を酸で処理したのち、上記端子の第１Ｍの上に走査信号
線、映像信号線のうち後に形成される第２の信号線を構
成すべき第２の導電膜からなる第２層を形成する。
さらに、薄膜トランジスタと画素電極とを画素の一構成
要素とするアクティブ・マトリクス方式の液晶表示装置
を製造する方法において、走査信号線、映像信号線のう
ち後に形成される第２の信号線の第２層を構成すべき第
３の導電膜を形成すると同時に、走査信号線、映像信号
線のうち先に形成される第１の信号線に接続された端子
の上に上記第３の導電膜を設け、保護膜を形成し、上記
端子の上の上記第３の導電膜を除去したのち、上記端子
の上にＩＴＯ膜からなる最上層を形成する。
また、薄膜トランジスタと画素電極とを画素の一構成要
素とするアクティブ・マトリクス方式の液晶表示装置を
製造する方法において、保護膜を形成し、走査信号線、
映像信号線のうち先に形成される第１の信号線に接続さ
れた端子の表面を酸で処理したのち、上記端子の上にＩ
ＴＯ膜からなる最上層を形成する。In order to achieve this objective, in this invention. In a method for manufacturing an active matrix liquid crystal display device in which a thin film transistor and a pixel electrode are constituent elements of a pixel, a second layer of a first signal line formed first among a scanning signal line and a video signal line; At the same time as forming the first conductive film to constitute the gate insulating film, the first conductive film is provided on the 1M terminal connected to the first signal line, and the insulating film used as the gate insulating film is formed. forming the first terminal of the terminal;
After removing the first conductive film on the terminal, a second conductive film is formed on the first layer of the terminal to form a second signal line of the scanning signal line and the video signal line, which will be formed later. A second N consisting of a film is formed. In addition, in a method for manufacturing an active matrix type liquid crystal display device in which a thin film transistor and a pixel electrode are one component of a pixel, an insulating film used as a gate insulating film is formed, and a scanning signal line and a video signal line are After treating the surface of the first layer of the terminal connected to the first signal line formed first with acid, a scanning signal line or a video signal line is formed later on the first M of the terminals. A second layer made of a second conductive film to constitute a second signal line is formed. Furthermore, in a method for manufacturing an active matrix liquid crystal display device in which a thin film transistor and a pixel electrode are one constituent element of a pixel, a second signal line of a second signal line formed later among a scanning signal line and a video signal line is provided. At the same time as forming the third conductive film to constitute the layer, the third conductive film is provided on the terminal connected to the first signal line formed first among the scanning signal line and the video signal line. After forming a protective film and removing the third conductive film on the terminal, a top layer made of an ITO film is formed on the terminal. In addition, in a method for manufacturing an active matrix liquid crystal display device in which a thin film transistor and a pixel electrode are constituent elements of a pixel, a protective film is formed and a scanning signal line,
After treating the surface of the terminal connected to the first signal line formed first among the video signal lines with acid, I
A top layer consisting of a TO film is formed.
【作用ｌ
この液晶表示装置の製造方法においては、第１の信号線
の第２層を構成すべき第１の導電膜を形成すると同時に
、端子の第１暦の上に第１の導電膜を設け、ゲート絶縁
膜として使用される絶縁膜を形成したのち、端子の第１
Ｎの上の第１の導電膜を除去するから、端子の第１層の
表面が汚染されることがない。
また、絶縁膜を形成し、端子の第１層の表面を酸で処理
するから、端子の第１層の表面を洗浄することができる
。
さらに、第２の信号線の第２層を構成すべき第３の導電
膜を形成すると同時に、端子の上に第３の導電膜を設け
、保護膜を形成したのち、端子の上の第３の導電膜を除
去するから、端子の表面が汚染されることがない。
さらに、保護膜を形成したのち、端子の表面を酸で処理
するから、端子の表面を洗浄することができる。
【実施例１
以下、本発明を適用すべきアクティブ・マトリクス方式
のカラー液晶表示装置を説明する。
なお、液晶表示装置を説明するための企図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。
第２Ａ図は本発明が適用されるアクティブ・マトリクス
方式カラー液晶表示装置の一画素とその周辺を示す平面
図であり、第２Ｂ［ｉｌは第２Ａ図のＩＩＢ−Ｉ［Ｂ切
断線における断面と表示パネルのシール部付近の断面を
示す図であり、第２Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線
における断面図である。
また、第３図（要部平面図）には、第２Ａ図に示す画素
を複数配置したときの平面図を示す。
（画素配置）
第２Ａ図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線又は垂直信号線）
ＤＬとの交差領域内（４本の信号線で囲まれた領域内）
に配置されている。各画素は薄膜トランジスタＴＰＴ、
画素電極ＩＴＯ１および付加容量Ｃａｄｄを含む。走査
信号線ＯＬは、列方向に延在し、行方向に複数本配置さ
れている。映像信号線ＤＬは、行方向に延在し、列方向
に複数本配置されている。
（パネル断面全体構造）
第２Ｂ図に示すように、液晶、ＩＩＷＬＣを基準に下部
透明ガラス基板５ＵＢＩ側には薄膜トランジスタＴＰＴ
および透明画素電極ＩＴＯ１が形成され、上部透明ガラ
ス基板５ＵＢＺ側には、カラーフィルタＦＩＬ、遮光用
ブラックマトリクスパターンＢＭが形成されている。下
部透明ガラス基板５ＵＢｌ側は、たとえば、１．１ ［
ｍｍ］程度の厚さで構成されている。
第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩおよび５ＵＢ２の左側縁
部分で外部引出配線の存在する部分の断面を示している
。右側は、透明ガラス基板５ＵＩ３１および５ＵＢ２の
右側縁部分で外部引出配線の存在しない部分の断面を示
している。
第２Ｂ図の左側、右側のそれぞれに示すシール材ＳＬは
、液晶ＬＣを封止するように構成されており、液晶封入
口（図示していない）を除く透明ガラス基板５ＵＢＩお
よび５ＵＢ２の総周囲全体に沿って形成されている。シ
ール材ＳＬは、たとえば、エポキシ樹脂で形成されてい
る。
前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において、銀ペースト材
ＳＩＬによって、下部透明ガラス基板５ＵＢＩ側に形成
された外部引出配線に接続されている。この外部引出配
線は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ド
レイン電極ＳＤ２のそれぞれと同一製造工程で形成され
る。
配向膜０ＲＩＩおよび０ＲＩ２、透明画素電極ＩＴＯ１
共通透明画素電極ＩＴＯ、保護膜ｐｓｖ１およびＰＳＶ
２．絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側
に形成される。偏光板ＰＯＬは、下部透明ガラス基板５
ＵＢＩ、上部透明ガラス基板５ＵＢ２のそれぞれの外側
の表面に形成されている。
液晶ＬＣは、液晶分子の向きを設定する下部配向膜０Ｒ
ＩＩおよび上部配向膜０ＲＩ２の間に封入され、シール
部ＳＬよってシールされている。
下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。
上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）ＩＴＯ２および上部配
向膜０ＲＩ２が順次積層して設けられている。
この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に
形成し、その後、上下透明ガラス基板５ＵＢＩおよび５
ＵＢ２を重ね合せ、両者間に液晶ＬＣを封入することに
よって組み立てられる。
（薄膜トランジスタＴＦＴ＞
薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。
各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２およびＴＰＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３のそれぞれは、主に、ゲート電極
ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、 １ｎｔｒｉｎ
ｓｉｃ、導電型決定不純物がドープされていない）非晶
質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対の
ソース電極ＳＤＩおよびドレイン電極ＳＤ２で構成され
ている。なお、ソース・ドレインは本来その間のバイア
ス極性によって決まり１本表示装置の回路ではその極性
は動作中反転するので、ソース・ドレインは動作中入れ
替わると理解されたい。
しかし以下の説明でも、便宜上一方をソース、他方をド
レインと固定して表現する。
（ゲート電極ＧＴ＞
ゲート電極ＧＴは、第４図（第２Ａ図の層ｇ１、ｇ２お
よびＡＳのみを描いた平面図）に詳細に示すように、走
査信号線ＧＬから垂直方向（第２Ａ図および第４図にお
いて上方向）に突出する形状で構成されている（丁字形
状に分岐されている）。
ゲート電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ
３のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれ
のゲート電極ＧＴは、一体に（共通ゲート電極として）
構成されており、走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差を作らないように、単層の第
１導電膜ｇ１で構成する。第１導電膜ｇ１は、たとえば
スパッタで形成されたクロム（Ｃｒ）膜を用い、１００
０［人コ程度の膜厚で形成する。
このゲート電極ＧＴは、第２Ａ図、第２Ｂ図および第４
図に示されているように、半導体層ＡＳを完全に覆うよ
う（下方からみて）それより太き目に形成される。した
がって、基板５ＵＢＩの下方に蛍光灯等のバックライト
ＢＬを取付けた場合。
この不透明のＣｒゲート電極ＧＴが影となって、半導体
層ＡＳにはバックライト光が当たらず、光照射による導
電現象すなわちＴＰＴのオフ特性劣化は起きにくくなる
。なお、ゲート電極ＧＴの本来の大きさは、ソース・ド
レイン電極ＳＤＩとＳＤ２間をまたがるに最低限必要な
（ゲート電極とソース・ドレイン電極の位置合わせ余裕
分も含めて）幅を持ち、チャンネル＋＋ａＷを決めるそ
の奥行き長さはソース・ドレイン電極間の距離（チャン
ネル長）Ｌどの比、すなわち相互コンダクタンスｇｍを
決定するファクタＷ／Ｉ、をいくつにするかによって決
められる。
この液晶表示装置におけるゲート電極の大きさは勿論、
上述した本来の大きさよりも大きくされる。
ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよび走査信号線線ＧＬは単
一の層で一体に形成しても良く、この場合不透明導電材
料としてＳｉを含有させたＡ１．純Ａ１．Ｐｄを含有さ
せたＡ１等を選ぶことができる。
（走査信号線ＧＬ）
前記走査信号線ＧＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＧＬの第１導電膜ｇ１は、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され、かつ一体に構成されている。第２導電膜ｇ２は、
たとえば、スパッタで形成されたアルミニウム（Ａ１）
膜を用い、１０００〜５５００［人］程度の膜厚で形成
する。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低
減し、信号伝達速度の高速化（画素の情報の書込特性向
上）を図ることができるように構成されている。
また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状がゆる
やかになっている。
（ゲート絶縁膜ＧＩ＞
絶縁膜ＧＩは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号線ＧＬの上層に形成
されている。絶縁膜ＧＩは、たとえば、プラズマＣＶＤ
で形成された窒化珪素膜を用い、３０００［入］程度の
膜厚で形成する。
（半導体層ＡＳ＞
ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のチャネル形成領域として使用される。ｊ型半導体層Ａ
Ｓは、アモーファスシリコン膜又は多結晶シリコン膜で
形成し、約１８００［人コ程度の膜厚で形成する。
このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４ゲート絶縁膜ＧＩの形成に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部に露出するこ
となく形成される。また、オーミックコンタクト用のＰ
をドープしたＮ＋層ｄ。
（第２Ｂ図）も同様に連続して約４００［人］の厚さに
形成される。しかる後下側基板５ＵＢＩはＣｖＤ装置か
ら外に取り出され、写真処理技術により、Ｎ＋層ｄＯお
よびｉ層ＡＳは第２Ａ図、第２Ｂ図および第４図に示す
ように独立した島にパターニングされる。
ｉ型半導体層ＡＳは、第２Ａ図および第４図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部ｉ型半導体層ＡＳは、交差部における走査信号線
ＧＬと映像信号線ＤＬとの短絡を低減するように構成さ
れている。
（ソース・ドレイン電極ＳＤ１．５Ｄ２３）複数に分割
された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のソース電極ＳＤＩとドレイン電極ＳＤ２とは、第２Ａ
図、第２Ｂ図および第５図（第２Ａ図の層ｄ１〜ｄ３の
みを描いた平面図）で詳細に示すように、半導体層Ａｓ
上にそれぞれ離隔して設けられている。
ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄＯに接触する下層側がら、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される。
第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［人］の膜厚（この液晶表示装置で
は、６００［人］程度の膜厚）で形成する。クロム膜は
、膜厚を厚く形成するとストレスが大きくなるので、２
０００［人］程度の膜厚を越えない範囲で形成する。ク
ロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である。
クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
Ｎ＋型半導体暦ｄｏに拡散することを防止する、所謂バ
リア層を構成する。
第１導電膜ｄ１としては、クロム膜の他に、高融点金属
（Ｍｏ、Ｔｉ、Ｔ３、Ｗ）膜、高融点金属シリサイド（
Ｍｏ Ｓ ｉ、、 Ｔ ｉ Ｓ ｉ、、 Ｔａ Ｓ ｉ
２、ＷＳｉ、）膜で形成してもよい。
第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ＋層ｄｏが除去される。つまり。
ｉ ｌ Ａ Ｓ上に残っていたＮ＋層ｄｏは第１導電膜
ｄ１以外の部分がセルファラインで除去される。
このとき、Ｎ１層ｄｏはその厚さ分は全て除去されるよ
うエッチされるのでｉ ／！Ａ Ｓも若干その表面部分
でエッチされるが、その程度はエッチ時間で制御すれば
良い。
しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜５５００［人コの膜厚（この液晶表示
装置では、３５００［入］程度の膜厚）に形成される。
アルミニウム膜は、クロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で、ソース電極ＳＤ１
． ドレイン電極ＳＤ２および映像信号、ｉｆ、ＤＬの
抵抗値を低減するように構成されている。第２導電膜ｄ
２としては、アルミニウム膜の他に、シリコン（Ｓｉ）
や銅（Ｃｕ）を添加物として含有させたアルミニウム膜
で形成してもよい。
第２導電膜ｄ２の写真処理技術によるパターニング後第
３導′Ｗｌ膜ｄ３が形成される。この第３導電膜ｄ３は
スパッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ
−Ｔｉｎ−Ｏｘｉｄｅ Ｉ Ｔ○：ネサ膜）から成り、
１ｏｏｏ〜２０００［人］の膜厚（この液晶表示装置で
は、１２００ ［人］程度の膜厚）で形成される。この
第３導電膜ｄ３は、ソース電極ＳＤＩ、 ドレイン電
極ＳＤ２および映像信号線ＤＬを構成すると共に、透明
画素電極ＩＴＯ１を構成するようになっている。
ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べて内側に（チャンネル領
域内に）大きく入り込んでいる。つまり、これらの部分
における第１導電膜ｄ１は、層ｄ２、ｄ３とは無関係に
薄膜トランジスタＴＰＴのゲート長りを規定できるよう
に構成されている。
ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
ＯＩに接続されている。ソース電極ＳＤＩは、ｉ型半導
体層Ａｓの段差形状（第１導電膜ｇ１の膜厚、Ｎ”！ｄ
ｏの膜厚およびｉ型半導体層Ａｓの膜厚とを加算した膜
厚に相当する段差）に沿って構成されている。具体的に
は、ソース電極Ｓｐ１は、ｉ型半導体層ＡＳの段差形状
に沿って形成された第１導電膜ｄ１と、この第１導電膜
ｄ１の上部にそれに比べて透明画素電極ＩＴＯ１と接続
される側を小さいサイズで形成した第２導電膜ｄ２と、
この第２導電膜から露出する第１導電膜ｄ１に接続され
た第３導電膜ｄ３とで構成されている。ソース電極ＳＤ
１の第２導電膜ｄ２は、第１導電膜ｄ１のクロム膜がス
トレスの増大から厚く形成できず、ｉ型半導体層ＡＳの
段差形状を乗り越えられないので、このｉ型半導体層Ａ
Ｓを乗り越えるために構成されている。つまり、第２導
電膜ｄ２は、厚く形成することでステップカバレッジを
向上している。第２導電膜ｄ２は、厚く形成できるので
、ソース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ２や映
像信号、ＩＤＬについても同様）の低減に大きく寄与し
ている。第３′Ｒ電膜ｄ３は、第２導電膜ｄ２のｉ型半
導体層ＡＳに起因する段差形状を乗り越えることができ
ないので、第２導電膜ｄ２のサイズを小さくすることで
露出する第１導電膜ｄ１に接続するように構成されてい
る。第１導電膜ｄ１と第３導電膜ｄ３とは、接着性が良
好であるばかりか１両者間の接続部の段差形状が小さい
ので、確実に接続することができる。
（画素電極ＩＴＯ１）
前記透明画素電極ＩＴＯＩは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ＩＴＯＩは、画素の複数に分割された薄膜トランジ
スタＴＰＴ１〜ＴＦＴ３のそれぞれに対応して３つの透
明画素電極（分割透明画素電極）Ｅｌ、Ｅ２、Ｅ３に分
割されている。
透明画素電極Ｅ１〜Ｅ３は各々薄膜トランジスタＴＰＴ
のソース電極ＳＤＩに接続されている。
透明画素電極Ｅ１〜Ｅ３のそれぞれは、実質的に同一面
積となるようにパターニングされている。
このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれに複数に分割した透明画素電極Ｅ１〜Ｅ３のそ
れぞれを接続することにより、分割された一部分（たと
えば、ＴＦＴｌ）が点欠陥になっても、画素全体でみれ
ば点欠陥でなくなる（Ｔ Ｆ Ｔ ２およびＴＦＴ３が
欠陥でない）ので、点欠陥の確率を低減することができ
。
また欠陥を見にくくすることができる。。
また、前記画素の分割された透明画素電極Ｅ１〜Ｅ３の
それぞれを実質的に同一面積で構成することにより、透
明画素電極Ｅ１〜Ｅ３のそれぞれと共通透明画素電極Ｉ
ＴＯ２とで構成されるそれぞれの液晶容量（Ｃｐｉｘ
）を均一にすることができる。
（保護膜ＰＳＶＩ＞
薄膜トランジスタＴＰＴおよび透明画素電極ＩｒＯ１上
には、保護膜ＰＳＶＩが設けられている。
保護膜ＰＳＶＩは、主に、薄膜トランジスタＴＰＴを湿
気等から保護するために形成されており、透明性が高く
しかも耐湿性の良いものを使用する。
保護膜ＰＳＶＩは、たとえば、プラズマＣＶＤで形成し
た酸化珪素膜や窒化珪素膜で形成されており、８０００
［人］程度の膜厚で形成する。
（遮光膜ＢＭ）＞
上部基板５ＵＢＺ側には、外部光（第２Ｂ図では上方か
らの光）がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように、遮蔽膜ＢＭが設けられ
、第６図のハツチングに示すようなパターンとされてい
る。なお、第６図は第２Ａ図におけるＩＴＯ膜層ｄ３、
フィルタＩＦＩＬおよび遮光膜ＢＭのみを描いた平面図
である。
遮光膜ＢＭは、光に対する遮蔽性が高い、たとえば、ア
ルミニウム膜やクロム膜等で形成されており、この液晶
表示装置では、クロム膜がスパッタリングで１３００［
人］程度の膜厚に形成される。
したがって、ＴＰＴＩ〜３の共通半導体層ＡＳは上下に
ある遮光［Ｉ Ｂ Ｍおよび太き目のゲート電極ＧＴに
よってサンドインチにされ、その部分は外部の自然光や
バックライト光が当たらなくなる。
遮光膜ＢＭは第６図のハツチング部分で示すように１画
素の周囲に形成され、つまり遮光膜ＢＭは格子状に形成
され（ブラックマトリクス）、この格子で１画素の有効
表示領域が仕切られている。
したがって、各画素の輪郭が遮光ＩＢＭによってはっき
りとしコントラストが向上する。つまり遮光膜ＢＭは、
半導体層ＡＳに対する遮光とブラックマトリクスとの２
つの機能をもつ。
なお、バックライトを５ＵＢＺ側に取り付け、５ＵＢＩ
をｉ察側（外部露出側）とすることもできる。
（共通電極Ｉ Ｔｏ ２＞
共通透明画素電極ＩＴＯ２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画製電１ＩＴＯ１に対
向し、液晶の光学的な状態は各画素電極ＩＴＯＩと共通
電極ＩｒＯ２間の電位差（電界）に応答して変化する。
この共通透明画素電極ＩＴＯ２には、コモン電圧Ｖｃｏ
ｍが印加されるように構成されている。コモン電圧ｖｃ
ｏＩＩ＋は、映像信号、ＩＤＬに印加されるロウレベル
の駆動電圧Ｖ ｄ ｍａｉｎとハイレベルの駆動電圧Ｖ
ｄｍａスとの中間電位である。
（カラーフィルタＦＩＬ＞
カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタＦＩＬは１画素に対向する位置に各画素
毎にドツト状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜層ｄ３とカラーフィル
タ層ＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｈの各フィル
ターはそれぞれ、４５＠１３５°、クロスのハツチを施
しである）、カラーフィルタＦＩＬは第６図に示すよう
に画素電極ＩＴＯＩ （Ｅｌ〜Ｅ３）の全てを覆うよう
に太き目に形成され、遮光膜ＢＭはカラーフィルタＦＩ
Ｌおよび画素電極ＩＴＯＩのエツジ部分と重なるよう画
素電極ＩＴＯ１の周縁部より内側に形成されている。
カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。
保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、たとえば、
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。
（画素配列）
前記液晶表示部の各画素は、第３図および第７図に示す
ように、走査信号ａＧＬが延在する方向と同一列方向に
複数配置され、画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・・
のそれぞれを構成している。各画素列Ｘｉ、Ｘ２．Ｘ３
．Ｘ４．・・・のそれぞれの画素は、薄膜トランジスタ
ＴＦＴＩ〜ＴＦＴ３および透明画素電極Ｅ１〜Ｅ３の配
置位置を同一に構成している。つまり、奇数画素列Ｘｉ
、Ｘ３．・・・のそれぞれの画素は、薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の配置位置を左側、透明画素電極Ｅ
１〜Ｅ３の配置位置を右側に構成している。奇数画素列
Ｘｉ。
Ｘ３．・・・のそれぞれの行方向の隣りの偶数画素列Ｘ
２．Ｘ４．・・・のそれぞれの画素は、奇数画素列Ｘ１
、Ｘ３．・・・のそれぞれの画素を前記映像信号線ＤＬ
の延在方向を基準にして線対称でひっくり返した画素で
構成されている。すなわち、画素列Ｘ２゜Ｘ４．・・・
のそれぞれの画素は、薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３の配置位置を右側、透明画素電極Ｅ１〜Ｅ３の配置
位置を左側に構成している。
そして、画素列Ｘ２．Ｘ４．・・・のそれぞれの画素は
、画素列Ｘｉ、Ｘ３．・・・のそれぞれの画素に対し、
列方向に半画素間隔移動させて（ずらして）配置されて
いる。つまり、画素列Ｘの各画素間隔を１．０（１，０
ピツチ）とすると、次段の画素列Ｘは、各画素間隔を１
．０とし、前段の画素列Ｘに対して列方向に０．５画素
間隔（０，５ピツチ）ずれている。各画素間を行方向に
延在する映像信号線ＤＬは、各画素列Ｘ間において、半
画素間隔分（０，５ピツチ分）列方向に延在するように
構成されている。
その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（たとえば。
画素列Ｘ３の赤色フィルタＲが形成された画素）と次段
の画素列Ｘの同一色フィルタが形成された画素（たとえ
ば、画素列Ｘ４の赤色フィルタＲが形成された画素）と
が１．５画素間隔（１，５ピツチ）離隔され、また、Ｒ
ＧＢのカラーフィルタＦＩＬは三角形配置となる。カラ
ーフィルタＦＩＬのＲＧＢの三角形配置構造は、各色の
混色を良くすることができるので、カラー画像の解像度
を向上することができる。
また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、また映像信号線ＤＬの迂回をなくし多層配線構造を
廃止することができる。
（表示パネル全体等価回路）
この液晶表示部装置の等価回路を第８図に示す。
ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィルタＧが形成
される画素に接続された映像信号線ＤＬである。
ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。
Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・は、赤色フィルタＲが
形成される画素に接続された映像信号線ＤＬである。こ
れらの映像信号４＠ＤＬは、映像信号駆動回路で選択さ
れる。Ｙｉは第３図および第７図に示す画素列Ｘ１を選
択する走査信号線ＯＬである。
同様に、Ｙｉ十ｆ、Ｙｉ＋２．・・・のそれぞれは、画
素列Ｘ２．Ｘ３．・・・のそれぞれを選択する走査信号
、１ｉＧＬである。これらの走査信号線ＯＬは、垂直走
査回路に接続されている。
（付加容量Ｃａｄｄの構造）
透明画素電極Ｅ１〜Ｅ３のそれぞれは、薄膜トランジス
タＴＰＴと接続される端部と反対側の端部において、隣
りの走査信号線ＧＬと重なるよう、Ｌ字状に屈折して形
成されている。この重ね合せは、第２Ｃ図からも明らか
なように、透明画素電極Ｅ１〜Ｅ３のそれぞれを一方の
電極ＰＬ２とし、隣りの走査信号線ＯＬを他方の電極Ｐ
ＬＩとする保持容量素子（静電容量素子） Ｃａｄｄを
構成する。
この保持容量素子Ｃａｄｄの誘電体膜は、薄膜トランジ
スタＴＰＴのゲート絶縁膜として使用される絶＃膜ＧＩ
と同一層で構成されている。
保持容量Ｃａｄｄは、第４図からも明らかなように、ゲ
ート線ＧＬの１層目ｇ１の幅を広げた部分に形成されて
いる。なお、ドレイン線ＤＬと交差する部分の層ｇ１は
ドレイン線との短絡の確率を小さくするため細くされて
いる。
保持容量素子Ｃａｄｄを構成するために重ね合わされる
透明画素電極Ｅ１〜Ｅ３のそれぞれと容量電極線（ｇｌ
）との間の一部には、前記ソース電極ＳＤＩと同様に、
段差形状を乗り越える際に透明画素電極ＩＴＯＩが断線
しないように、第１導電膜ｄ１および第２導電膜ｄ２で
構成された島領域が設けられている。この島領域は、透
明画素電極ＩＴＯ１の面積（開口率）を低下しないよう
に、できる限り小さく構成する。
（付加容量Ｃａｄｄの等価回路とその動作）第２Ａ図に
示される画素の等価回路を第９図に示す。第９図におい
て、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴ
およびソース電極ＳＤ１間に形成される寄生容量である
。寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。 Ｃ
ｐｉｘは透明画素電極ＩＴＯＩ（ＰＩＸ）および共通透
明画素置ｆｉｒＴＯ２（ＣＯＭ）間で形成される液晶容
量である。
液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜ＰＳｖ
１および配向膜○ＲＩＩ、○ＲＩ２である。
Ｖｌｃは中点電位である。
前記保持容量素子Ｃａｄｄは、ＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖｉａに対するゲー
ト電位変化ΔＶｇの影響を低減するように働く。この様
子を式で表すと
ΔＶ ｌｃ ＝ （Ｃｇｓ／ （Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｐｉｘ） ） ＸΔＶｇとなる。ここでΔＶｌｃはΔＶ
ｇによる中点電位の変化分を表わす。この変化分ΔｖＩ
Ｃは液晶に加わる直流成分の原因となるが、保持容量Ｃ
ａｄｄを大きくすればする程その値を小さくすることが
できる。
また、保持容量Ｃａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く容積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
所謂焼き付きを低減することができる。
前述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤ１、ＳＤ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受は易くなるという逆効果が
生じる。しかし、保持容量Ｃａｄｄを設けることにより
このデメリットも解消することができる。
前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜ Ｃａｄｄ＜ ８ ・Ｃｐｉｘ）、重ね合せ容量
Ｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜ Ｃａｄｄ＜
３２・Ｃｇｓ）程度の値に設定する。
（付加容量Ｃａｄｄ電極線の結線方法）容量電極線とし
てのみ使用される最終段の走査信号線ＧＬ（または初段
の走査信号線ＯＬ）は、第８図に示すように、共通透明
画素電極（Ｖｃｏｍ ）ＩｒＯ２に接続する６共通透明
画素電極ＩＴＯ２は、第２Ｂ図に示すように、液晶表示
装置の周縁部において銀ペースト材ＳＬによって外部引
出配線に接続されている。しかも、この外部引出配線の
一部の導電層（ｇｌおよびｇ２）は走査信号線ＧＬと同
一製造工程で構成されている。この結果、最終段の容量
電極線ＧＬは、共通透明画素電極工ＴＯ２に簡単に接続
することができる。
または、第８図の点線で示すように、最終段（初段）の
容量電極線ＧＬを初段（最終段）の走査信号線ＧＬに接
続しても良い。なお、この接続は液晶表示部内の内部配
線或は外部引出配線によって行うことができる６
（付加容量Ｃａｄｄ走査信号による直流分相殺）本液晶
表示装置は、先に本願出願人によって出願された特願昭
６２−９５１２５号に記載される直流相殺方式（ＤＣキ
ャンセル方式）に基づき、第１０図（タイムチャート）
に示すように、走査信号線ＤＬの駆動電圧を制御するこ
とによってさらに液晶ＬＣに加わる直流成分を低減する
ことができる。
第１０図において、Ｖｉは任意の走査信号線ＧＬの駆動
電圧、Ｖｉ＋１はその次段の走査信号線ＧＬの駆動電圧
である。Ｖｅｅは走査信号線ＧＬに印加されるロウレベ
ルの駆動電圧Ｖｄｍ１ｎ。
Ｖｄｄは走査信号線ＧＬに印加されるハイレベルの駆動
電圧Ｖ ｄ ｍａｘである。各時刻１＝１１〜ｔ４にお
ける中点電位ｖ１ｃ（第９図参照）の電圧変化分Δｖ１
〜Δｖ４は次のようになる。
Δｖ１＝−（Ｃｇｓ／Ｃ）・■２
ΔＶ、＝＋（Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−（Ｃａｄｄ
／Ｃ）・Ｖ ２
△Ｖ３＝ （Ｃｇｓ／Ｃ）・Ｖ １
＋（Ｃａｄｄ／Ｃ）・（Ｖ １ ＋Ｖ ２）ΔＶ４＝−
（Ｃａｄｄ／Ｃ）・Ｖ ま
ただし、画素の合計の容量：Ｃ＝ Ｃｇｓ＋ Ｃｐｉｘ
＋Ｃａｄｄ
ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記［注］参照）、液晶ＬＣに加わる直流電圧
は、
ΔＶ、＋△Ｖ、＝ （Ｃａｄｄ・Ｖ ２− Ｃｇｓ−Ｖ
１ ）／ Ｃとなるので、ＣａｄｃｌＶ ２ ＝ Ｃ
ｇｓ−Ｖ １とすると、液晶ＬＣに加わる直流電圧はＯ
になる。
【注１時刻１１．１２で走査線Ｖｉの変化分が中点電位
ｖ１ｃに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電位
ｖ１ｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。
液晶にかかる電位はＴＰＴがオフした直後の電位でほぼ
決定される（ＴＰＴオフ期間がオン期間より圧倒的に長
い）。したがって、液晶にかかる直流分の計算は、期間
ｔ工〜ｔ３はほぼ無視でき、ＴＰＴがオフ直後の電位、
即ち時刻ｔ１、ｔ４における過渡時の影響を考えれば良
い。なお、映像信号Ｖｉはフレーム毎、あるいはライン
毎に極性が反転し、映像信号そのものによる直流分は雰
とされている。
つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄおよび次段の走査信号線ＧＬ（容量電極線）に
印加される駆動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。勿論、遮光効果を上げるためにゲートＧＴを大きく
した場合、それに伴って保持容量Ｃａｄｄの値を大きく
すれば良い。
第１図によりこの発明に係るアクティブ・マトリクス方
式のカラー液晶表示装置の製造方法について説明する。
まず、第１図（ａ）に示すように。
７０５９ガラス（商品名）からなる下部透明ガラス基板
５ＵＢＩ上に膜厚が１１００［人］のクロムからなる第
１導電膜ｇ１をスパッタリングにより設ける。つぎに、
エツチング液として硝酸第２セリウムアンモニウム溶液
を使用した写真蝕刻技術で第１導電膜ｇ１を選択的にエ
ツチングすることによって、走査信号線ＧＬの第１層、
ゲート電極ＧＴ、保持容量素子Ｃａｄｄの電極ＰＬＩ、
放電パターン（ゲート端子ＧＴＭを一括接続した部分と
ドレイン端子を一括接続した部分とを接近させた個所が
互いに突起状になっているパターン）、基板番号および
ＴＥＧパターンを形成すると同時に、ゲート端子ＧＴＭ
の第１層を設ける。つぎに、レジストを剥離液５５０２
（商品名）で除去したのち、０２アッシャ−を１分間
行なう。つぎに、膜厚が１０００［人］のアルミニウム
ーパラジウム、アルミニウムーシリコン、アルミニウム
ーシリコン−チタン、アルミニウムーシリコン−銅等か
らなる第２導電膜ｇ２をスパッタリングにより設ける。
つぎに、エツチング液としてリン酸と硝酸と酢酸との混
酸を使用した写真蝕刻技術で第２導電膜ｇ２を選択的に
エツチングすることにより、走査信号線ＧＬの第２層を
形成すると同時に、ゲート端子ＧＴＭの第１導電膜ｇｌ
上にも第２導電膜ｇ２を設ける。この場合、第１１図に
も示すように、ゲート端子ＧＴＭの第１導電膜ｇ１上の
第２導電膜ｇ２の端部が絶縁膜ＧＩの端部から約１０
［ｔｔｍ ］外側に位置するようにする。つぎに、ドラ
イエツチング装置にＳＦｓガスを導入して、シリコン等
の残渣を除去したのち、レジストを除去する。つぎに、
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が３５００ｒ人］の窒化シリコ
ン膜を設けたのち、プラズマＣＶＤ装置にシランガス、
水素ガス、ホスフィンガスを導入して、膜厚が２１００
［人コのｉ型非晶質シリコン膜を設け、膜厚が３００［
人コのＮ＋型シリコン膜を設ける。
つぎに、ドライエツチングガスとしてＳＦ、、ＣＣＱ４
を使用した写真蝕刻技術でＮ＋型シリコン膜、ｉ型非晶
質シリコン膜を選択的にエツチングすることにより、ｉ
型半導体層ＡＳを形成する。
つぎに、レジストを除去したのち、レジストＲ８Ｔ１を
設け、ドライエツチングガスとしてＳＦ。
を使用して窒化シリコン膜を選択的にエツチングするこ
とによって、１１！！縁膜ＧＩを形成する。つぎに、第
１図（ｂ）に示すように、レジストＲ５Ｔｌを除去する
前に、現像液ＮＭＤ （商品名）、リン酸と硝酸と酢酸
との混酸を使用して、ゲート端子ＧＴＭの第１導電膜ｇ
１上の第２導電膜ｇ２を除去する。つぎに、第１図（ｃ
）に示すように、レジストＲ３Ｔ１を除去したのち、膜
厚が６００［入コのクロムからなる第１導電膜ｄ１をス
パッタリングにより形成する。つぎに、写真蝕刻技術で
第１導電膜ｄ１を選択的にエツチングすることにより、
映像信号線ＤＬ、ソース電極ＳＤＩ、ドレイン電極ＳＤ
２の第１層を形成するとともに、ゲート端子ＧＴＭの第
２Ｎを形成する。この場合、第１導電膜ｄ１の幅を第１
導電膜ｇ１の幅よりも大きくするとともに、第１２図に
も示すように、ゲート端子ＧＴＭの第１導電膜ｇｌ上の
第１導電膜ｄ１の端部が絶縁膜ＧＩ上に乗り上げるよう
にする。
つぎに、レジストを除去する前に、ドライエツチング装
置にＣＣ１１，、ＳＦ、を導入して、Ｎ“型シリコン膜
を選択的にエツチングすることにより、Ｎ＋型半導体層
ｄｏを形成する。つぎに、レジストを除去したのち、０
２アッシャ−を１分間行なう。つぎに、第１図（ｄ）に
示すように、膜厚が３５００［人］のアルミニウムーパ
ラジウム、アルミニウムーシリコン、アルミニウムーシ
リコン−チタン、アルミニウムーシリコン−銅等からな
る第２導電膜ｄ２をスパッタリングにより設ける。つぎ
に、写真蝕刻技術で第２導電膜ｄ２を選択的にエツチン
グすることにより、映像信号線ＤＬ、ソース電極ＳＤ１
、ドレイン電極ＳＤ２の第２層を形成すると同時に、ゲ
ート端子ＧＴＭの第１導電膜ｄ１上にも第２導電膜ｄ２
を設ける。この場合、第１２図にも示すように、ゲート
端子ＧＴＭの第２層を構成する第１導電膜ｄ１上の第２
導電膜ｄ２の端部が保護膜ＰＳＶＩの端部の外側に位置
するようにする。つぎに、レジストを除去したのち、０
２アッシャ−を１分間行なう。つぎに、膜厚が１２００
Ｃ人］のＩＴＯ膜からなる第３導電膜ｄ３をスパッタ
リングにより設ける。つぎに、エツチング液として塩酸
と硝酸との混酸を使用した写真蝕刻技術で第３導電膜ｄ
３を選択的にエツチングすることにより、映像信号線Ｄ
Ｌ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第３Ｍお
よび透明画素電極ＩＴＯＩを形成する。つぎに、レジス
トを除去したの、プラズマＣＶＤ装置にアンモニアガス
、シランガス、窒素ガスを導入して、膜厚が１［ｐ］の
窒化シリコン膜を設ける。つぎに、レジストＲ３Ｔ２を
設け、ドライエツチングガスとしてＳＦ６を使用して窒
化シリコン膜を選択的にエツチングすることによって、
保護膜ＰＳＶＩを形成する。
つぎに、第１図（ｅ）に示すように、レジストＲ５Ｔ２
を除去する前に、現像液ＮＭＤ、リン酸と硝酸と酢酸と
の混酸を使用して、ゲート端子ＧＴＭの第１導電膜ｄ１
上の第２導電膜ｄ２を除去する。
つぎに、膜厚が１２００［人］のＩＴＯ膜をスパッタリ
ングにより設ける。つぎに、エツチング液として塩酸と
硝酸との混酸を使用した写真蝕刻技術でＴＴｏ膜を選択
的にエツチングすることにより、ゲ−ト端子ＧＴＭの最
上層ＴＭＬを形成する。
この液晶表示装置の製造方法においては、走査信号線Ｏ
Ｌの第２層を構成すべき第２導電膜ｇ２を形成すると同
時に、ゲート端子ＧＴＭの第１層を構成する第１導電膜
ｇ１の上に第２導電膜ｇ２を設け、絶縁膜ＧＩを形成し
たのち、ゲート端子ＧＴＭの第１導電膜ｇ１上の第２導
電膜ｇ２を除去するから、ゲート端子ＧＴＭの第１導電
膜ｇ１の表面が汚染されることがないので、ゲート端子
ＧＴＭの第１導電膜ｇ１と第１導電膜ｄ１とのコンタク
ト不良が生ずるのを防止することができる。
また、映像信号線ＤＬの第２層を構成すべき第２導電膜
ｄ２を形成すると同時に、ゲート端子ＧＴＭの第２層を
構成する第１導電膜ｄ１の上に第２導電膜ｄ２を設け、
保護膜ＰＳＶＩを形成したのち、ゲート端子ＧＴＭの第
２層の上の第２導電膜ｄ２を除去するから、ゲート端子
ＧＴＭの第２層を構成する第１導電膜ｄ１の表面が汚染
されることがないので、ゲート端子ＧＴＭの第１導電膜
ｄ１と最上層ＴＭＬとのコンタクト不良が生ずるのを防
止することができる。したがって、ゲート端子ＧＴＭ部
の抵抗を小さくすることができる。
第１３図によりこの発明に係る他のアクティブ・マトリ
クス方式のカラー液晶表示装置の製造方法について説明
する。まず、第１３図（ａ）に示すように、下部透明ガ
ラス基板５ＵＢＩ上に第１導電膜ｇ１をスパッタリング
により設ける。つぎに、第１導電膜ｇ１を選択的にエツ
チングすることによって、走査信号線ＧＬの第１層、ゲ
ート電極ＧＴおよび保持容量素子Ｃａｄｄの電極ＰＬＩ
を形成すると同時に、ゲート端子ＧＴＭの第１層を設け
る。つぎに、第２導電膜ｇ２をスパッタリングにより設
ける。つぎに、第２導電膜ｇ２を選択的にエツチングす
ることにより、走査信号線ＧＬの第２Ｍを形成する。つ
ぎに、レジストを除去し、窒化シリコン膜を設けたのち
、ｉ型非晶質シリコン膜を設け、Ｎ＋型シリコン膜を設
ける。つぎに、Ｎ＋型シリコン膜、ｉ型非晶質シリコン
膜を選択的にエツチングすることにより、ｉ型半導体層
ＡＳを形成する。つぎに、レジストを除去したのち。
レジストＲ３Ｔｌを設け、窒化シリコン膜を選択的にエ
ツチングすることによって、絶縁膜ＧＩを形成する。つ
ぎに、レジストＲ８Ｔｌを除去する前に、塩酸と硝酸と
の混酸を使用して、ゲート端子ＧＴＭの第１導電膜ｇ１
の表面を処理する。つぎに、第１３図（ｂ）に示すよう
に、レジストＲ８Ｔ１を除去したのち、第１導電膜ｄ１
をスパッタリングにより形成する。つぎに、第１導電膜
ｄ１を選択的にエツチングすることにより、映像信号線
ＤＬ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第１層
を形成するとともに、ゲート端子ＧＴＭの第２層を形成
する。つぎに、レジストを除去する前に、Ｎ＋型シリコ
ン膜を選択的にエツチングすることにより、Ｎ＋型半導
体層ｄＯを形成する。
つぎに、第１３図（ｃ）に示すように、レジストを除去
したのち、第２導電膜ｄ２をスパッタリングにより設け
る。つぎに、第２導電膜ｄ２を選択的にエツチングする
ことにより、映像信号線ＤＬ、ソース電橋ＳＤ１．ドレ
イン電極ＳＤ２の第２Ｎを形成する。つぎに、レジスト
を除去したのち、第３導電膜ｄ３をスパッタリングによ
り設ける。
つぎに、第３導電膜ｄ３を選択的にエツチングすること
により、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン
電極ＳＤ２の第３層および透明画素電極ＩＴＯＩを形成
する。つぎに、レジストを除去したのち、窒化シリコン
膜を設ける。つぎに。
レジストＲ８Ｔ２を設け、窒化シリコン膜を選択的にエ
ツチングすることによって、保護膜ＰＳｖ１を形成する
。つぎに、レジストＲ８Ｔ２を除去する前に、塩酸と硝
酸との混酸を使用して、ゲート端子ＧＴＭの第２層を構
成する第１導電膜ｄ１の表面を処理する。つぎに、第１
３図（ｄ）に示すように、レジストＲ３Ｔ２を除去した
のち、ＩＴＯ膜をスパッタリングにより設ける。つぎに
、■Ｔｏ膜を選択的にエツチングすることにより、ゲー
ト端子ＧＴＭの最上！ＴＭＬを形成する。
この液晶表示装置の製造方法においては、絶縁膜ＧＩを
形成したのち、塩酸と硝酸との混酸を使用して、ゲート
端子ＧＴＭの第１層を構成する第１導電膜ｇ１の表面を
処理するから、ゲート端子ＧＴＭの第１Ｍを構成する第
１導電膜ｇ１の表面を洗浄することができるので、ゲー
ト端子ＧＴＭの第１導電膜ｇ１と第１導電膜ｄ１とのコ
ンタクト不良が生ずるのを防止することができる。また
。
保護膜ＰＳＶＩを形成したのち、塩酸と硝酸との混酸を
使用して、ゲート端子ＧＴＭの第２Ｍである第１導電膜
ｄ１の表面を処理するから、ゲート端子ＧＴＭの第２層
を構成する第１導電膜ｄ１の表面を洗浄することができ
るので、ゲート端子ＧＴＭの第１導電膜ｄ１と最上層Ｔ
ＭＬとのコンタクト不良が生ずるのを防止することがで
きる。したがって、ゲート端子ＧＴＭ部の抵抗を小さく
することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。
たとえば、本実施例ではゲート電極形成→ゲート絶縁膜
形成→半導体層形成→ソース・ドレイン電極形成の逆ス
タガ構造を示したが、上下関係または作る順番がそれと
逆のスタガ構造でも本発明は有効である。
【発明の効果】
以上説明したように、この発明に係る液晶表示装置の製
造方法においては、第１の信号線の第２層を構成すべき
第１の導電膜を形成すると同時に、端子の第１ｐＭの上
に第１の導電膜を設け、ゲート絶縁膜として使用される
絶縁膜を形成したのち、端子の第１層の上の第１の導電
膜を除去するから。
端子の第１層の表面が汚染されることがないので、端子
の第１層と第２層とのコンタクト不良が生ずるのを防止
することができるため、端子部の抵抗を小さくすること
ができる。
また、絶縁膜を形成し、端子の第１層の表面を酸で処理
するから、端子の第１Ｍの表面を洗浄することができる
ので、端子の第１層と第２層とのコンタクト不良が生ず
るのを防止することができるため、端子部の抵抗を小さ
くすることができる。
さらに、第２の信号線の第２層を構成すべき第３の導電
膜を形成すると同時に、端子の上に第３の導電膜を設け
、保護膜を形成したのち、端子の上の第３の導電膜を除
去するから、端子の表面が汚染されることがないので、
端子と最上層とのコンタクト不良が生ずるのを防止する
ことができるため、端子部の抵抗を小さくすることがで
きる。
また、保護膜を形成したのち、端子の第２層の表面を酸
で処理するから、端子の第２暦の表面を洗浄することが
できるので、端子と最上層とのコンタクト不良が生ずる
のを防止することができるため、端子部の抵抗を小さく
することができる。
このように、本発明の効果は顕著である。[Operation 1] In this method for manufacturing a liquid crystal display device, at the same time as forming the first conductive film to constitute the second layer of the first signal line, the first conductive film is formed on the first layer of the terminal. After forming the insulating film used as the gate insulating film, the first
Since the first conductive film on the N layer is removed, the surface of the first layer of the terminal is not contaminated. Furthermore, since the insulating film is formed and the surface of the first layer of the terminal is treated with acid, the surface of the first layer of the terminal can be cleaned. Furthermore, at the same time as forming a third conductive film to constitute the second layer of the second signal line, a third conductive film is provided on the terminal, a protective film is formed, and a third conductive film is formed on the terminal. Since the conductive film is removed, the surface of the terminal is not contaminated. Furthermore, since the surface of the terminal is treated with acid after the protective film is formed, the surface of the terminal can be cleaned. Embodiment 1 An active matrix color liquid crystal display device to which the present invention is applied will be described below. Incidentally, in an attempt to explain the liquid crystal display device, parts having the same functions are given the same reference numerals, and repeated explanation thereof will be omitted. FIG. 2A is a plan view showing one pixel and its surroundings of an active matrix color liquid crystal display device to which the present invention is applied, and FIG. FIG. 2C is a cross-sectional view of the vicinity of the seal portion of the display panel, and FIG. 2C is a cross-sectional view taken along the NC-NC cutting line in FIG. 2A. Moreover, FIG. 3 (main part plan view) shows a plan view when a plurality of pixels shown in FIG. 2A are arranged. (Pixel Arrangement) As shown in Figure 2A, each pixel is connected to two adjacent scanning signal lines (gate signal line or horizontal signal line) GL and two adjacent video signal lines (drain signal line or vertical signal line). Signal line)
Within the intersection area with DL (within the area surrounded by four signal lines)
It is located in Each pixel is a thin film transistor TPT,
It includes a pixel electrode ITO1 and an additional capacitor Cadd. The scanning signal lines OL extend in the column direction, and a plurality of scanning signal lines OL are arranged in the row direction. The video signal lines DL extend in the row direction, and a plurality of video signal lines DL are arranged in the column direction. (Overall panel cross-sectional structure) As shown in Figure 2B, a thin film transistor TPT is mounted on the lower transparent glass substrate 5UBI side with the liquid crystal and IIWLC as a reference.
A transparent pixel electrode ITO1 is formed, and a color filter FIL and a light-shielding black matrix pattern BM are formed on the upper transparent glass substrate 5UBZ side. The lower transparent glass substrate 5UBl side has, for example, 1.1 [
The thickness is approximately 1 mm. The central part of Figure 2B shows a cross section of one pixel,
The left side shows a cross section of the left edge portion of the transparent glass substrates 5UBI and 5UB2 where external lead wiring is present. The right side shows a cross section of the right edge portion of the transparent glass substrates 5UI31 and 5UB2 where no external lead wiring is present. The sealing material SL shown on the left and right sides of FIG. 2B is configured to seal the liquid crystal LC, and is configured to seal the entire periphery of the transparent glass substrates 5UBI and 5UB2 excluding the liquid crystal sealing opening (not shown). is formed along. The sealing material SL is made of, for example, epoxy resin. The common transparent pixel electrode ITO2 on the side of the upper transparent glass substrate 5UB2 is connected to an external lead wiring formed on the side of the lower transparent glass substrate 5UBI with a silver paste material SIL at at least one place. This external lead wiring is formed in the same manufacturing process as each of the gate electrode GT, source electrode SDI, and drain electrode SD2 described above. Alignment films 0RII and 0RI2, transparent pixel electrode ITO1
Common transparent pixel electrode ITO, protective film psv1 and PSV
2. Each layer of the insulating film GI is formed inside the sealing material SL. The polarizing plate POL has a lower transparent glass substrate 5
UBI is formed on each outer surface of the upper transparent glass substrate 5UB2. The liquid crystal LC has a lower alignment film 0R that sets the direction of the liquid crystal molecules.
II and the upper alignment film 0RI2, and sealed by a sealing portion SL. The lower alignment film 0RII is formed on the protective film PSVI on the side of the lower transparent glass substrate 5UBI. On the inner surface (liquid crystal side) of the upper transparent glass substrate 5UB2, a light shielding film BM, a color filter FIL, and a protective film PSV are provided.
2. A common transparent pixel electrode (COM) ITO2 and an upper alignment film 0RI2 are sequentially laminated. This liquid crystal display device has a lower transparent glass substrate 5UBl side,
Each layer on the upper transparent glass substrate 5UB2 side is formed separately, and then the upper and lower transparent glass substrates 5UBI and 5
It is assembled by overlapping the UB2 and sealing the liquid crystal LC between them. (Thin film transistor TFT> The thin film transistor TPT operates so that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and drain becomes small, and when the bias is reduced to zero, the channel resistance becomes large.Thin film transistor of each pixel TPT is 3 within a pixel.
It is divided into two (plurality) of thin film transistors (divided thin film transistors) TFTI, TPT2, and TPT3. Each of the thin film transistors TPTI to TFT3 has substantially the same size (channel length and width are the same). Each of the divided thin film transistors TPTI to TFT3 mainly includes a gate electrode GT, a gate insulating film GI, an i-type (intrinsic, 1ntrin
sic, an i-type semiconductor layer AS made of amorphous silicon (Si) (not doped with conductivity type determining impurities), a pair of source electrode SDI and drain electrode SD2. Note that the source and drain are originally determined by the bias polarity between them, and in a circuit of a single display device, the polarity is reversed during operation, so it should be understood that the source and drain are interchanged during operation. However, in the following explanation as well, for convenience, one side is fixed as a source and the other side is fixed as a drain. (Gate electrode GT> As shown in detail in FIG. 4 (a plan view depicting only the layers g1, g2, and AS in FIG. 2A), the gate electrode GT is connected in the vertical direction from the scanning signal line GL (FIG. 2A and The gate electrode GT has a shape that protrudes upward (in FIG. 4) (branched into a T-shape).
It is configured to protrude to each formation region of No. 3. The respective gate electrodes GT of the thin film transistors TPT1 to TFT3 are integrated (as a common gate electrode).
It is formed continuously with the scanning signal line GL. The gate electrode GT is formed of a single-layer first conductive film g1 so as not to form a large step in the formation region of the thin film transistor TPT. The first conductive film g1 is made of, for example, a chromium (Cr) film formed by sputtering.
0 [Form with a film thickness comparable to that of a human. This gate electrode GT is shown in FIGS. 2A, 2B and 4.
As shown in the figure, it is formed to be thicker than the semiconductor layer AS so as to completely cover it (as viewed from below). Therefore, when a backlight BL such as a fluorescent lamp is installed below the board 5UBI. This opaque Cr gate electrode GT forms a shadow, and the semiconductor layer AS is not irradiated with backlight light, making it difficult for the conductive phenomenon caused by light irradiation, that is, deterioration of the off-characteristics of the TPT to occur. Note that the original size of the gate electrode GT is the minimum width necessary to span between the source/drain electrodes SDI and SD2 (including the alignment margin between the gate electrode and the source/drain electrodes), and the width of the channel ++aW. The depth is determined by the ratio of the distance (channel length) L between the source and drain electrodes, that is, the factor W/I that determines the mutual conductance gm. Of course, the size of the gate electrode in this liquid crystal display device is
It is made larger than the original size mentioned above. Considering only the gate and light shielding functions of the gate electrode GT, the gate electrode GT and the scanning signal line GL may be integrally formed in a single layer, and in this case, Si is contained as an opaque conductive material. A1. Pure A1. A1 or the like containing Pd can be selected. (Scanning Signal Line GL) The scanning signal line GL is composed of a composite film including a first conductive film g1 and a second conductive film g2 provided on the first conductive film g1. The first conductive film g1 of the scanning signal line GL is formed in the same manufacturing process as the first conductive film g1 of the gate electrode GT, and is configured integrally. The second conductive film g2 is
For example, aluminum (A1) formed by sputtering
A film is used to form a film with a thickness of about 1000 to 5500 [people]. The second conductive film g2 is configured to reduce the resistance value of the scanning signal line GL and increase the signal transmission speed (improve the writing characteristics of pixel information). Further, in the scanning signal line GL, the width of the second conductive film g2 is smaller than the width of the first conductive film g1. That is, the scanning signal line GL has a gradual step shape on its side wall. (Gate insulating film GI> The insulating film GI is used as a gate insulating film for each of the thin film transistors TPT1 to TFT3. Insulating film GI
is formed in the upper layer of the gate electrode GT and the scanning signal line GL. The insulating film GI is formed by, for example, plasma CVD.
A silicon nitride film formed in the above is used to form a film with a thickness of about 3000 [in]. (Semiconductor layer AS> As shown in FIG. 4, the i-type semiconductor layer AS is used as a channel formation region for each of the thin film transistors TPTI to TFT3 divided into a plurality of parts.J-type semiconductor layer A
S is formed of an amorphous silicon film or a polycrystalline silicon film, and is formed with a film thickness of approximately 1800 mm. This i-type semiconductor layer AS is made of Si by changing the components of the supplied gas.
, N4 gate insulating film GI, and is formed in the same plasma CVD apparatus without being exposed to the outside from the apparatus. Also, P for ohmic contact
N+ layer d doped with . (Fig. 2B) is similarly formed continuously to a thickness of about 400 [people]. Thereafter, the lower substrate 5UBI is taken out from the CvD apparatus, and the N+ layer dO and the i-layer AS are patterned into independent islands by photoprocessing techniques as shown in FIGS. 2A, 2B, and 4. . As shown in detail in FIGS. 2A and 4, the i-type semiconductor layer AS is also provided between the scanning signal line GL and the video signal line DL at an intersection (crossover section). The intersection i-type semiconductor layer AS is configured to reduce short circuits between the scanning signal line GL and the video signal line DL at the intersection. (Source/drain electrode SD1.5D23) The source electrode SDI and drain electrode SD2 of each of the thin film transistors TPTI to TFT3 divided into a plurality of
As shown in detail in FIG. 2B, FIG.
They are spaced apart from each other on the top. Each of the source electrode SDI and drain electrode SD2 is
A first conductive film d1, a second conductive film d2, and a third conductive film d3 are sequentially stacked on top of each other from the lower layer side in contact with the N+ type semiconductor layer dO. First conductive film d of source electrode SDI
1. The second conductive film d2 and the third conductive film d3 are formed in the same manufacturing process as the drain electrode SD2. The first conductive film d1 is formed using a chromium film formed by sputtering, and has a thickness of 500 to 1000 [people] (in this liquid crystal display device, a film thickness of about 600 [people]). When forming a chromium film thickly, the stress increases, so
The film thickness is formed within a range of approximately 0.000 [persons]. The chromium film has good contact with the N+ type semiconductor layer do. The chromium film constitutes a so-called barrier layer that prevents aluminum of the second conductive film d2, which will be described later, from diffusing into the N+ type semiconductor layer do. As the first conductive film d1, in addition to the chromium film, a high melting point metal (Mo, Ti, T3, W) film, a high melting point metal silicide (
Mo S i,, T i S i,, Ta S i
2, WSi, ) film may be used. After patterning the first conductive film d1 by photo processing, the N+ layer do is removed using the same photo processing mask or using the first conductive film d1 as a mask. In other words. The portion of the N+ layer do remaining on the i l AS except the first conductive film d1 is removed by self-alignment. At this time, the N1 layer do is etched so that its entire thickness is removed, so i/! A S is also slightly etched on its surface, but the degree of etching can be controlled by the etching time. Thereafter, the second conductive film d2 is formed by sputtering aluminum to a thickness of about 3000 to 5500 mm (in this liquid crystal display device, the film thickness is about 3500 mm). The aluminum film has less stress than the chromium film, and can be formed to a thick film thickness, making it possible to form the source electrode SD1.
．． It is configured to reduce the resistance values of the drain electrode SD2 and the video signals, if, and DL. Second conductive film d
2, in addition to the aluminum film, silicon (Si)
It may also be formed of an aluminum film containing copper (Cu) as an additive. After patterning the second conductive film d2 using a photoprocessing technique, a third conductive film d3 is formed. This third conductive film d3 is a transparent conductive film (Induim) formed by sputtering.
-Tin-Oxide I T○: Consists of nesa film),
It is formed with a film thickness of 100 to 2000 [people] (in this liquid crystal display device, the film thickness is about 1200 [people]). This third conductive film d3 constitutes the source electrode SDI, drain electrode SD2, and video signal line DL, and also constitutes the transparent pixel electrode ITO1. First conductive film d1 of source electrode SDI, drain electrode SD
Each of the two first conductive films d1 has an upper second conductive film d1.
The conductive film d2 and the third conductive film d3 extend further inward (into the channel region). In other words, the first conductive film d1 in these parts is configured to be able to define the gate length of the thin film transistor TPT independently of the layers d2 and d3. As described above, the source electrode SDI is connected to the transparent pixel electrode IT.
Connected to OI. The source electrode SDI has a stepped shape of the i-type semiconductor layer As (thickness of the first conductive film g1, N"!d
It is configured along a step corresponding to the sum of the film thickness of the i-type semiconductor layer As and the film thickness of the i-type semiconductor layer As. Specifically, the source electrode Sp1 is connected to a first conductive film d1 formed along the step shape of the i-type semiconductor layer AS, and a transparent pixel electrode ITO1 above the first conductive film d1. a second conductive film d2 formed with a smaller size on the opposite side;
The third conductive film d3 is connected to the first conductive film d1 exposed from the second conductive film. Source electrode SD
The second conductive film d2 of the first conductive film d1 cannot be formed thickly due to increased stress, and cannot overcome the stepped shape of the i-type semiconductor layer AS.
It is designed to overcome S. In other words, the step coverage is improved by forming the second conductive film d2 thickly. Since the second conductive film d2 can be formed thickly, it greatly contributes to reducing the resistance value of the source electrode SDI (the same applies to the drain electrode SD2, video signal, and IDL). Since the 3'R electrical film d3 cannot overcome the step shape caused by the i-type semiconductor layer AS of the second electrically conductive film d2, the first electrically conductive film d3 is exposed by reducing the size of the second electrically conductive film d2. d1. The first conductive film d1 and the third conductive film d3 not only have good adhesion but also have a small step shape at the connection between them, so that they can be reliably connected. (Pixel Electrode ITO1) The transparent pixel electrode ITOI is provided for each pixel and constitutes one of the pixel electrodes of the liquid crystal display section. The transparent pixel electrode ITOI is divided into three transparent pixel electrodes (divided transparent pixel electrodes) El, E2, and E3 corresponding to each of the thin film transistors TPT1 to TFT3 divided into a plurality of pixels. Each of the transparent pixel electrodes E1 to E3 is a thin film transistor TPT.
is connected to the source electrode SDI of. Each of the transparent pixel electrodes E1 to E3 is patterned to have substantially the same area. In this way, by dividing the thin film transistor TPT of one pixel into a plurality of thin film transistors TPTI to TFT3, and connecting each of the plurality of divided transparent pixel electrodes E1 to E3 to each of the plurality of divided thin film transistors TPTI to TFT3. Even if a divided portion (for example, TFT1) becomes a point defect, it is no longer a point defect when viewed from the perspective of the entire pixel (TFT2 and TFT3 are not defective), so the probability of point defects can be reduced. . Furthermore, defects can be made difficult to see. . Further, by configuring each of the divided transparent pixel electrodes E1 to E3 of the pixel to have substantially the same area, each of the transparent pixel electrodes E1 to E3 and the common transparent pixel electrode I
Each liquid crystal capacitor (Cpix
) can be made uniform. (Protective film PSVI> A protective film PSVI is provided over the thin film transistor TPT and the transparent pixel electrode IrO1. The protective film PSVI is mainly formed to protect the thin film transistor TPT from moisture etc. The protective film PSVI is made of, for example, a silicon oxide film or a silicon nitride film formed by plasma CVD.
Formed with a film thickness of about [a person]. (Light-shielding film BM)> A shielding film BM is provided on the upper substrate 5UBZ side to prevent external light (light from above in FIG. 2B) from entering the i-type semiconductor layer AS used as a channel formation region. , the pattern is as shown by the hatching in FIG. In addition, FIG. 6 shows the ITO film layer d3 in FIG. 2A,
FIG. 3 is a plan view depicting only the filter IFIL and the light shielding film BM. The light-shielding film BM is formed of a material having a high light-shielding property, such as an aluminum film or a chromium film.
It is formed to a film thickness of about the size of a human. Therefore, the common semiconductor layer AS of TPTI~3 is made into a sandwich by the upper and lower light shielding [IBM] and the thick gate electrode GT, and that part is not exposed to external natural light or backlight light. The light shielding film BM is formed around one pixel as shown by the hatched area in FIG. There is. Therefore, the outline of each pixel becomes clear due to the light shielding IBM, and the contrast is improved. In other words, the light shielding film BM is
2. Light shielding for semiconductor layer AS and black matrix
It has two functions. In addition, the backlight is installed on the 5UBZ side, and the 5UBI
can also be set to the i-detection side (externally exposed side). (Common electrode I To 2> The common transparent pixel electrode I TO 2 is connected to the lower transparent glass substrate 5U.
Opposed to a transparent image forming electrode 1 ITO1 provided for each pixel on the BI side, the optical state of the liquid crystal changes in response to the potential difference (electric field) between each pixel electrode ITOI and the common electrode IrO2. This common transparent pixel electrode ITO2 has a common voltage Vco
m is applied. common voltage vc
oII+ is a low level drive voltage V d main applied to the video signal and IDL and a high level drive voltage V
This is the intermediate potential between DMA and DMA. (Color filter FIL> The color filter FIL is constructed by coloring a dyed base material made of a resin material such as acrylic resin with a dye.The color filter FIL has a dot for each pixel at a position opposite to one pixel. (Fig. 7) is formed into a shape (Fig. 7) and is dyed separately (Fig. 7 depicts only the third conductive film layer d3 and color filter layer FIL in Fig. 3, and each of the R, G, and H filters is The color filter FIL is formed thick so as to cover all of the pixel electrodes ITOI (El to E3) as shown in FIG. BM is color filter FI
It is formed inside the periphery of the pixel electrode ITO1 so as to overlap with L and the edge portion of the pixel electrode ITOI. Color filter FIL can be formed as follows. First, a dyed base material is formed on the surface of the upper transparent glass substrate 5UB2, and the dyed base material other than the red filter forming area is removed using photolithography technology. Thereafter, the dyed base material is dyed with a red dye and subjected to a fixing treatment to form a red filter R. Next, a green filter G and a blue filter B are sequentially formed by performing similar steps. The protective film PSV2 is provided to prevent the dyes used to dye the color filter FIL into different colors from leaking into the liquid crystal LC. The protective film PSV2 is, for example,
It is made of transparent resin material such as acrylic resin or epoxy resin. (Pixel Arrangement) As shown in FIGS. 3 and 7, a plurality of pixels of the liquid crystal display section are arranged in the same column direction as the direction in which the scanning signal aGL extends, and are arranged in pixel columns Xi, X2°X3 . X4. ...
It consists of each of the following. Each pixel column Xi, X2. X3
．． X4. . . . have thin film transistors TFTI to TFT3 and transparent pixel electrodes E1 to E3 arranged in the same position. In other words, odd pixel row Xi
,X3. For each pixel, the thin film transistors TPTI to TFT3 are arranged on the left side, and the transparent pixel electrode E is placed on the left side.
1 to E3 are arranged on the right side. Odd pixel row Xi. X3. Each adjacent even-numbered pixel column X in the row direction
2. X4. Each pixel of ... is an odd pixel column X1
,X3. ... are connected to the video signal line DL.
It is composed of pixels that are symmetrical and upside down with respect to the direction in which it extends. That is, the pixel row X2°X4. ...
Each pixel of thin film transistors TPTI to TF
The arrangement position of T3 is arranged on the right side, and the arrangement position of transparent pixel electrodes E1 to E3 is arranged on the left side. Then, pixel row X2. X4. Each pixel in pixel rows Xi, X3 . For each pixel of...
They are shifted (shifted) by half a pixel interval in the column direction. In other words, each pixel interval of pixel row X is set to 1.0 (1,0
Pitch), the next pixel row X has a pixel interval of 1
．． 0, and is shifted by 0.5 pixel interval (0.5 pitch) in the column direction with respect to the previous pixel column X. The video signal line DL extending in the row direction between each pixel is configured to extend in the column direction by a half pixel interval (0.5 pitch) between each pixel column X. As a result, as shown in FIG. 7, the pixel on which the predetermined color filter is formed in the previous pixel column The pixels on which color filters are formed (for example, the pixels on which red filter R is formed in pixel row X4) are separated by 1.5 pixel intervals (1.5 pitches), and
The GB color filters FIL have a triangular arrangement. The RGB triangular arrangement structure of the color filter FIL can improve the mixing of each color, and therefore can improve the resolution of a color image. Moreover, since the video signal line DL extends in the column direction by only half a pixel interval between each pixel column X, it does not intersect with the adjacent video signal line DL. Therefore, video signal line D
It is possible to eliminate the routing of L and reduce its occupied area, and it is also possible to eliminate the detour of the video signal line DL and eliminate the multilayer wiring structure. (Equivalent circuit of the entire display panel) An equivalent circuit of this liquid crystal display device is shown in FIG. XiG, Xi+IG, . . . are video signal lines DL connected to pixels in which the green filter G is formed. XiB, Xi+IB, . . . are video signal lines DL connected to the pixels in which the blue filter B is formed. Xi+IR, Xi+2R, . . . are video signal lines DL connected to pixels in which the red filter R is formed. These video signals 4@DL are selected by the video signal drive circuit. Yi is a scanning signal line OL that selects the pixel column X1 shown in FIGS. 3 and 7. Similarly, Yi tenf, Yi+2. . . , each of pixel rows X2 . X3. . . . is a scanning signal 1iGL that selects each of the following. These scanning signal lines OL are connected to a vertical scanning circuit. (Structure of additional capacitance Cadd) Each of the transparent pixel electrodes E1 to E3 is bent into an L-shape so as to overlap the adjacent scanning signal line GL at the end opposite to the end connected to the thin film transistor TPT. It is formed. As is clear from FIG. 2C, in this superposition, each of the transparent pixel electrodes E1 to E3 is used as one electrode PL2, and the adjacent scanning signal line OL is used as the other electrode P.
A holding capacitance element (capacitance element) Cadd is configured as LI. The dielectric film of this storage capacitor element Cadd is an insulating film GI used as a gate insulating film of the thin film transistor TPT.
It is composed of the same layer. As is clear from FIG. 4, the storage capacitor Cadd is formed in the widened portion of the first layer g1 of the gate line GL. Note that the portion of the layer g1 that intersects with the drain line DL is made thin in order to reduce the probability of short circuit with the drain line. Each of the transparent pixel electrodes E1 to E3 and the capacitor electrode line (gl
), similar to the source electrode SDI,
An island region made up of the first conductive film d1 and the second conductive film d2 is provided so that the transparent pixel electrode ITOI is not disconnected when climbing over the step shape. This island region is configured to be as small as possible so as not to reduce the area (aperture ratio) of the transparent pixel electrode ITO1. (Equivalent circuit of additional capacitance Cadd and its operation) An equivalent circuit of the pixel shown in FIG. 2A is shown in FIG. 9. In FIG. 9, Cgs is the gate electrode GT of the thin film transistor TPT.
and a parasitic capacitance formed between source electrode SD1. The dielectric film of the parasitic capacitance Cgs is an insulating film GI. C
pix is a liquid crystal capacitance formed between the transparent pixel electrode ITOI (PIX) and the common transparent pixel arrangement firTO2 (COM). The dielectric film of the liquid crystal capacitor Cpix is the liquid crystal LC1 protective film PSv.
1 and alignment films ○RII and ○RI2. Vlc is a midpoint potential. The storage capacitor element Cadd functions to reduce the influence of the gate potential change ΔVg on the midpoint potential (pixel electrode potential) Via when the TFT switches. Expressing this situation using the formula, ΔV lc = (Cgs/ (Cgs+Cadd+C
pix) ) XΔVg. Here, ΔVlc is ΔV
It represents the change in midpoint potential due to g. This change ΔvI
C causes a DC component applied to the liquid crystal, but the retention capacitance C
The larger add is, the smaller the value can be. In addition, the holding capacitor Cadd has the effect of lengthening the discharge time, so that the video information can be stored for a long time after the TPT is turned off. Reducing the DC component applied to the liquid crystal LC can improve the life of the liquid crystal LC and reduce so-called burn-in, in which the previous image remains when switching liquid crystal display screens. As mentioned above, since the gate electrode GT is made large enough to completely cover the semiconductor layer AS, the overlapping area with the source/drain electrodes SD1 and SD2 increases, and therefore the parasitic capacitance Cgs increases, and the midpoint potential Vlc decreases. This has the opposite effect of becoming more susceptible to the influence of the gate (scanning) signal Vg. However, by providing the holding capacitor Cadd, this disadvantage can also be eliminated. The storage capacitance of the storage capacitor element Cadd is 4 to 8 times the liquid crystal capacitance Cpix (4・Cp
ix<Cadd<8・Cpix), 8 to 32 times the superposition capacitance Cgs (8・Cgs<Cadd<
Set to a value of about 32 Cgs). (Connection method of additional capacitance Cadd electrode line) As shown in FIG. ) The six common transparent pixel electrodes ITO2 connected to IrO2 are connected to external lead wiring at the periphery of the liquid crystal display device by a silver paste material SL, as shown in FIG. 2B. Moreover, some of the conductive layers (gl and g2) of this external lead wiring are formed in the same manufacturing process as the scanning signal line GL. As a result, the final stage capacitor electrode line GL can be easily connected to the common transparent pixel electrode TO2. Alternatively, as shown by the dotted line in FIG. 8, the capacitor electrode line GL at the final stage (first stage) may be connected to the scanning signal line GL at the first stage (last stage). This connection can be made by internal wiring within the liquid crystal display section or by external wiring.6 (DC component offset by additional capacitance Cadd scanning signal) This liquid crystal display device is based on a patent application previously filed by the applicant. Based on the DC cancellation method (DC cancellation method) described in No. 62-95125, Figure 10 (time chart)
As shown in FIG. 2, by controlling the drive voltage of the scanning signal line DL, the DC component applied to the liquid crystal LC can be further reduced. In FIG. 10, Vi is the drive voltage of an arbitrary scanning signal line GL, and Vi+1 is the drive voltage of the scanning signal line GL at the next stage. Vee is a low-level drive voltage Vdm1n applied to the scanning signal line GL. Vdd is a high-level drive voltage V d max applied to the scanning signal line GL. Voltage change Δv1 of midpoint potential v1c (see FIG. 9) at each time 1=11 to t4
~Δv4 is as follows. Δv1=-(Cgs/C)・■2 ΔV,=+(Cgs/C)(V1+V2)-(Cadd
/C)・V 2 △V3= (Cgs/C)・V 1 + (Cadd/C)・(V 1 +V 2) ΔV4=-
(Cadd/C)・V Also, total capacitance of pixels: C= Cgs+ Cpix
+Cadd Here, if the drive voltage applied to the scanning signal line GL is sufficient (see [Note] below), the DC voltage applied to the liquid crystal LC is ΔV, +ΔV, = (Cadd・V 2− Cgs− V
1)/C, so CadclV 2 = C
When gs-V is 1, the DC voltage applied to the liquid crystal LC is O
become. [Note 1: At time 11.12, the change in the scanning line Vi affects the midpoint potential v1c, but during the period from t2 to t3, the midpoint potential v1c is made the same potential as the video signal potential through the signal line Xi. sufficient writing of the video signal). The potential applied to the liquid crystal is almost determined by the potential immediately after the TPT is turned off (the TPT off period is overwhelmingly longer than the on period). Therefore, when calculating the DC component applied to the liquid crystal, the period t-t3 can be almost ignored, and the potential immediately after the TPT is turned off,
That is, it is only necessary to consider the influence during the transient period at times t1 and t4. Note that the polarity of the video signal Vi is inverted for each frame or line, and the direct current component due to the video signal itself is left as an atmosphere. In other words, the DC cancellation method uses the drive voltage applied to the storage capacitor element Cadd and the next scanning signal line GL (capacitive electrode line) to push up the drop caused by the pull-in of the midpoint potential Vlc by the superimposed capacitor Cgs, and The DC component applied to the LC can be made extremely small. As a result, the life of the liquid crystal LC of the liquid crystal display device can be improved. Of course, if the gate GT is increased in size to improve the light shielding effect, the value of the storage capacitor Cadd may be increased accordingly. A method of manufacturing an active matrix color liquid crystal display device according to the present invention will be explained with reference to FIG. First, as shown in FIG. 1(a). A first conductive film g1 made of chromium and having a film thickness of 1100 mm is provided on a lower transparent glass substrate 5UBI made of 7059 glass (trade name) by sputtering. next,
By selectively etching the first conductive film g1 by photolithography using a ceric ammonium nitrate solution as an etching solution, the first layer of the scanning signal line GL,
Gate electrode GT, electrode PLI of storage capacitor element Cadd,
At the same time as forming the discharge pattern (a pattern in which the parts where the gate terminals GTM are collectively connected and the parts where the drain terminals are collectively connected are protruding from each other), the board number and the TEG pattern, the gate terminals GTM
A first layer is provided. Next, remove the resist using stripping liquid 5502.
(trade name) and then perform 02 Asher for 1 minute. Next, a second conductive film g2 having a thickness of 1000 [layers] made of aluminum-palladium, aluminum-silicon, aluminum-silicon-titanium, aluminum-silicon-copper, etc. is provided by sputtering. Next, by selectively etching the second conductive film g2 using a mixed acid of phosphoric acid, nitric acid, and acetic acid as an etching solution, the second layer of the scanning signal line GL is formed, and at the same time, the second layer of the scanning signal line GL is formed. First conductive film gl of terminal GTM
A second conductive film g2 is also provided thereon. In this case, as also shown in FIG. 11, the end of the second conductive film g2 on the first conductive film g1 of the gate terminal GTM is about 10 minutes from the end of the insulating film GI.
[ttm] Position it on the outside. Next, SFs gas is introduced into a dry etching device to remove residues such as silicon, and then the resist is removed. next,
After introducing ammonia gas, silane gas, and nitrogen gas into the plasma CVD apparatus to form a silicon nitride film with a film thickness of 3500 μm, silane gas and nitrogen gas were introduced into the plasma CVD apparatus.
By introducing hydrogen gas and phosphine gas, the film thickness was 2100 mm.
[A human i-type amorphous silicon film was provided, and the film thickness was 300 [
A human N+ type silicon film is provided. Next, as a dry etching gas, SF, CCQ4
By selectively etching the N+ type silicon film and the i type amorphous silicon film using photolithography technology, the i
A type semiconductor layer AS is formed. Next, after removing the resist, a resist R8T1 is provided, and SF is used as a dry etching gas. By selectively etching the silicon nitride film using 11! ! Forms the lamina GI. Next, as shown in FIG. 1(b), before removing the resist R5Tl, using a developer NMD (trade name) and a mixed acid of phosphoric acid, nitric acid, and acetic acid, conductive film g
The second conductive film g2 on top of the second conductive film g2 is removed. Next, Figure 1 (c
), after removing the resist R3T1, a first conductive film d1 made of chromium with a thickness of 600 mm is formed by sputtering. Next, by selectively etching the first conductive film d1 using photolithography,
Video signal line DL, source electrode SDI, drain electrode SD
At the same time, a second layer of gate terminal GTM is formed. In this case, the width of the first conductive film d1 is
The width is made larger than the width of the conductive film g1, and as shown in FIG. 12, the end portion of the first conductive film d1 on the first conductive film gl of the gate terminal GTM rides on the insulating film GI. Next, before removing the resist, CC11, SF is introduced into a dry etching device to selectively etch the N" type silicon film, thereby forming an N+ type semiconductor layer do. Next, After removing the resist, 0
2 Perform ashing for 1 minute. Next, as shown in FIG. 1(d), a second conductive film d2 made of aluminum-palladium, aluminum-silicon, aluminum-silicon-titanium, aluminum-silicon-copper, etc. and having a film thickness of 3500 [layers] is formed. Provided by sputtering. Next, by selectively etching the second conductive film d2 using photolithography, the video signal line DL and the source electrode SD1 are etched.
At the same time as forming the second layer of the drain electrode SD2, a second conductive film d2 is also formed on the first conductive film d1 of the gate terminal GTM.
will be established. In this case, as shown in FIG. 12, the second conductive film d1 on the first conductive film d1 constituting the second layer of the gate terminal GTM
The end of the conductive film d2 is positioned outside the end of the protective film PSVI. Next, after removing the resist, 0
2 Perform ashing for 1 minute. Next, the film thickness is 1200
A third conductive film d3 made of an ITO film is provided by sputtering. Next, the third conductive film d is etched by photolithography using a mixed acid of hydrochloric acid and nitric acid as an etching solution.
By selectively etching 3, the video signal line D
A third M of L, a source electrode SDI, a drain electrode SD2, and a transparent pixel electrode ITOI are formed. Next, after removing the resist, ammonia gas, silane gas, and nitrogen gas are introduced into a plasma CVD apparatus to form a silicon nitride film having a thickness of 1 [p]. Next, by providing a resist R3T2 and selectively etching the silicon nitride film using SF6 as a dry etching gas,
A protective film PSVI is formed. Next, as shown in FIG. 1(e), resist R5T2
The first conductive film d1 of the gate terminal GTM is removed using a developer NMD and a mixed acid of phosphoric acid, nitric acid, and acetic acid.
The upper second conductive film d2 is removed. Next, an ITO film having a thickness of 1200 [layers] is provided by sputtering. Next, the TTo film is selectively etched by photolithography using a mixed acid of hydrochloric acid and nitric acid as an etching solution, thereby forming the uppermost layer TML of the gate terminal GTM. In this method of manufacturing a liquid crystal display device, the scanning signal line O
At the same time as forming the second conductive film g2 that constitutes the second layer of gate L, a second conductive film g2 is provided on the first conductive film g1 that constitutes the first layer of the gate terminal GTM, and an insulating film GI is formed. After that, since the second conductive film g2 on the first conductive film g1 of the gate terminal GTM is removed, the surface of the first conductive film g1 of the gate terminal GTM is not contaminated. It is possible to prevent contact failure between the conductive film g1 and the first conductive film d1. Further, at the same time as forming a second conductive film d2 that constitutes the second layer of the video signal line DL, a second conductive film d2 is provided on the first conductive film d1 that constitutes the second layer of the gate terminal GTM,
Since the second conductive film d2 on the second layer of the gate terminal GTM is removed after forming the protective film PSVI, the surface of the first conductive film d1 constituting the second layer of the gate terminal GTM is not contaminated. Therefore, it is possible to prevent contact failure between the first conductive film d1 of the gate terminal GTM and the uppermost layer TML. Therefore, the resistance of the gate terminal GTM portion can be reduced. Another method of manufacturing an active matrix color liquid crystal display device according to the present invention will be explained with reference to FIG. First, as shown in FIG. 13(a), a first conductive film g1 is provided on the lower transparent glass substrate 5UBI by sputtering. Next, by selectively etching the first conductive film g1, the first layer of the scanning signal line GL, the gate electrode GT, and the electrode PLI of the storage capacitor element Cadd are etched.
At the same time as forming the gate terminal GTM, a first layer of the gate terminal GTM is provided. Next, a second conductive film g2 is provided by sputtering. Next, the second conductive film g2 is selectively etched to form the second M of the scanning signal line GL. Next, after removing the resist and providing a silicon nitride film, an i-type amorphous silicon film and an N+ type silicon film are provided. Next, an i-type semiconductor layer AS is formed by selectively etching the N+ type silicon film and the i-type amorphous silicon film. Next, after removing the resist. An insulating film GI is formed by providing a resist R3Tl and selectively etching the silicon nitride film. Next, before removing the resist R8Tl, a mixed acid of hydrochloric acid and nitric acid is used to remove the first conductive film g1 of the gate terminal GTM.
Treat the surface of. Next, as shown in FIG. 13(b), after removing the resist R8T1, the first conductive film d1
is formed by sputtering. Next, by selectively etching the first conductive film d1, a first layer of the video signal line DL, source electrode SDI, and drain electrode SD2 is formed, and a second layer of the gate terminal GTM is formed. Next, before removing the resist, the N+ type silicon film is selectively etched to form an N+ type semiconductor layer dO. Next, as shown in FIG. 13(c), after removing the resist, a second conductive film d2 is provided by sputtering. Next, by selectively etching the second conductive film d2, the video signal line DL, the source bridge SD1 . A second N of drain electrode SD2 is formed. Next, after removing the resist, a third conductive film d3 is provided by sputtering. Next, the third conductive film d3 is selectively etched to form the video signal line DL, the third layer of the source electrode SD1, the drain electrode SD2, and the transparent pixel electrode ITOI. Next, after removing the resist, a silicon nitride film is provided. next. A protective film PSv1 is formed by providing a resist R8T2 and selectively etching the silicon nitride film. Next, before removing the resist R8T2, the surface of the first conductive film d1 constituting the second layer of the gate terminal GTM is treated using a mixed acid of hydrochloric acid and nitric acid. Next, the first
As shown in FIG. 3(d), after removing the resist R3T2, an ITO film is provided by sputtering. Next, by selectively etching the To film, the uppermost part of the gate terminal GTM is etched. Form TML. In this method for manufacturing a liquid crystal display device, after forming the insulating film GI, the surface of the first conductive film g1 constituting the first layer of the gate terminal GTM is treated using a mixed acid of hydrochloric acid and nitric acid. Since the surface of the first conductive film g1 constituting the first M of the gate terminal GTM can be cleaned, contact failure between the first conductive film g1 and the first conductive film d1 of the gate terminal GTM can be prevented from occurring. be able to. Also. After forming the protective film PSVI, the surface of the first conductive film d1, which is the second layer of the gate terminal GTM, is treated using a mixed acid of hydrochloric acid and nitric acid. Since the surface of the first conductive film d1 can be cleaned, the first conductive film d1 and the top layer T of the gate terminal GTM can be cleaned.
It is possible to prevent contact failure with the ML from occurring. Therefore, the resistance of the gate terminal GTM portion can be reduced. The invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is as follows. It goes without saying that the invention is not limited to the embodiments described above, and that various changes can be made without departing from the spirit thereof. For example, in this example, a reverse staggered structure is shown in which gate electrode formation → gate insulating film formation → semiconductor layer formation → source/drain electrode formation, but the present invention is also effective in a staggered structure in which the vertical relationship or the order of formation is reversed. be. Effects of the Invention As explained above, in the method for manufacturing a liquid crystal display device according to the present invention, the first conductive film to constitute the second layer of the first signal line is simultaneously formed. After a first conductive film is provided on the 1 pM layer and an insulating film used as a gate insulating film is formed, the first conductive film on the first layer of the terminal is removed. Since the surface of the first layer of the terminal is not contaminated, contact failure between the first layer and the second layer of the terminal can be prevented, and the resistance of the terminal part can be reduced. . In addition, since an insulating film is formed and the surface of the first layer of the terminal is treated with acid, the first M surface of the terminal can be cleaned, thereby preventing contact failure between the first and second layers of the terminal. Since this can be prevented from occurring, the resistance of the terminal portion can be reduced. Further, at the same time as forming a third conductive film to constitute the second layer of the second signal line, a third conductive film is provided on the terminal, a protective film is formed, and a third conductive film is formed on the terminal. Since the conductive film is removed, the surface of the terminal will not be contaminated.
Since it is possible to prevent contact failure between the terminal and the uppermost layer, the resistance of the terminal portion can be reduced. In addition, since the surface of the second layer of the terminal is treated with acid after the protective film is formed, the surface of the second layer of the terminal can be cleaned, thereby preventing contact failure between the terminal and the top layer. Since this can be prevented, the resistance of the terminal portion can be reduced. Thus, the effects of the present invention are significant.
第１図はこの発明に係るアクティブ・マトリクス方式の
カラー液晶表示装置の製造方法の説明図、第２Ａ図は本
発明が適用されるアクティブ・マトリクス方式のカラー
液晶表示装置の液晶表示部の一画素を示す要部平面図、
第２Ｂ図は前記第２Ａ図のｎＢ−ＪＩＢ切断線で切った
部分とシール部周辺部の断面図、第２Ｃ図は第２Ａ図の
ｕｃ−ｎｃ切断線における断面図、第３図は前記第２Ａ
図に示す画素を複数配置した液晶表示部の要部平面図、
第４図乃至第６図は前記第２Ａ図に示す画素の所定の層
のみを描いた平面図、第７図は前記第３図に示す画素電
極層とカラーフィルタ暦のみを描いたとを重ね合せた状
態における要部平面図、第８図はアクティブ・マトリク
ス方式のカラー液晶表示装置の液晶表示部を示す等価回
路図、第９図は第２Ａ図に記載される画素の等価回路図
、第１０図は直流相殺方式による走査信号線の駐動電圧
を示すタイムチャート、第１１図、第１２図はそれぞれ
第１図で製造方法を説明した液晶表示装置の一部の所定
の製造工程における平面図、第１３図はこの発明に係る
他のアクティブ・マトリクス方式のカラー液晶表示装置
の製造方法の説明図である。
ＳＵＢ・・・透明ガラス基板
ＧＬ・・・走査信号線
ＤＬ・・・映像信号線
ＧＩ・・・絶縁膜
ＧＴ・・・ゲート電極
ＡＳ・・・ｉ型半導体層
ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜
ＢＭ・・・遮光膜
ＬＣ・・・液晶
ＴＰＴ・・・薄膜トランジスタ
ＩＴＯ・・・透明画素電極
ｇ、ｄ・・・導電膜
Ｃａｄｄ・・・保持容量素子
Ｃｇｓ・・・重ね合せ容量
Ｃｐｉｘ・・・液晶容量
ＧＴＭ・・・ゲート端子FIG. 1 is an explanatory diagram of a method for manufacturing an active matrix color liquid crystal display device according to the present invention, and FIG. 2A is a pixel of a liquid crystal display section of an active matrix color liquid crystal display device to which the present invention is applied. A plan view of the main parts showing the
Fig. 2B is a sectional view of the portion taken along the nB-JIB cutting line in Fig. 2A and the surrounding area of the seal, Fig. 2C is a sectional view taken along the UC-NC cutting line of Fig. 2A, and Fig. 3 is a sectional view of the portion taken along the nB-JIB cutting line in Fig. 2A. 2A
A plan view of the main parts of a liquid crystal display section in which a plurality of pixels are arranged as shown in the figure,
4 to 6 are plan views depicting only the predetermined layers of the pixel shown in FIG. 2A, and FIG. 7 is a superimposition of only the pixel electrode layer and color filter calendar shown in FIG. 3. FIG. 8 is an equivalent circuit diagram showing the liquid crystal display section of an active matrix color liquid crystal display device, FIG. 9 is an equivalent circuit diagram of the pixel shown in FIG. 2A, and FIG. The figure is a time chart showing the parking voltage of the scanning signal line by the DC cancellation method, and FIGS. 11 and 12 are plan views of a part of the liquid crystal display device whose manufacturing method was explained in FIG. , FIG. 13 is an explanatory diagram of another method of manufacturing an active matrix type color liquid crystal display device according to the present invention. SUB...Transparent glass substrate GL...Scanning signal line DL...Video signal line GI...Insulating film GT...Gate electrode AS...I-type semiconductor layer SD...Source electrode or drain electrode psv...
Protective film BM... Light shielding film LC... Liquid crystal TPT... Thin film transistor ITO... Transparent pixel electrodes g, d... Conductive film Cadd... Holding capacitor element Cgs... Superimposed capacitor Cpix...・Liquid crystal capacitance GTM...gate terminal
Claims (1)
とするアクティブ・マトリクス方式の液晶表示装置を製
造する方法において、走査信号線、映像信号線のうち先
に形成される第１の信号線の第２層を構成すべき第１の
導電膜を形成すると同時に、上記第１の信号線に接続さ
れた端子の第１層の上に上記第１の導電膜を設け、ゲー
ト絶縁膜として使用される絶縁膜を形成し、上記端子の
第１層の上の上記第１の導電膜を除去したのち、上記端
子の第１層の上に走査信号線、映像信号線のうち後に形
成される第２の信号線を構成すべき第２の導電膜からな
る第２層を形成することを特徴とする液晶表示装置の製
造方法。 ２、薄膜トランジスタと画素電極とを画素の一構成要素
とするアクティブ・マトリクス方式の液晶表示装置を製
造する方法において、ゲート絶縁膜として使用される絶
縁膜を形成し、走査信号線、映像信号線のうち先に形成
される第１の信号線に接続された端子の第１層の表面を
酸で処理したのち、上記端子の第１層の上に走査信号線
、映像信号線のうち後に形成される第２の信号線を構成
すべき第２の導電膜からなる第２層を形成することを特
徴とする液晶表示装置の製造方法。 ３、薄膜トランジスタと画素電極とを画素の一構成要素
とするアクティブ・マトリクス方式の液晶表示装置を製
造する方法において、走査信号線、映像信号線のうち後
に形成される第２の信号線の第２層を構成すべき第３の
導電膜を形成すると同時に、走査信号線、映像信号線の
うち先に形成される第１の信号線に接続された端子の上
に上記第３の導電膜を設け、保護膜を形成し、上記端子
の上の上記第３の導電膜を除去したのち、上記端子の上
にＩＴＯ膜からなる最上層を形成することを特徴とする
液晶表示装置の製造方法。 ４、薄膜トランジスタと画素電極とを画素の一構成要素
とするアクティブ・マトリクス方式の液晶表示装置を製
造する方法において、保護膜を形成し、走査信号線、映
像信号線のうち先に形成される第１の信号線に接続され
た端子の表面を酸で処理したのち、上記端子の上にＩＴ
Ｏ膜からなる最上層を形成することを特徴とする液晶表
示装置の製造方法。[Claims] 1. In a method for manufacturing an active matrix liquid crystal display device in which a thin film transistor and a pixel electrode are one component of a pixel, the first one of the scanning signal line and the video signal line is formed first. At the same time as forming the first conductive film to constitute the second layer of the first signal line, the first conductive film is provided on the first layer of the terminal connected to the first signal line, and the gate After forming an insulating film to be used as an insulating film and removing the first conductive film on the first layer of the terminal, one of the scanning signal line and the video signal line is placed on the first layer of the terminal. A method for manufacturing a liquid crystal display device, comprising forming a second layer made of a second conductive film to constitute a second signal line to be formed later. 2. In a method for manufacturing an active matrix type liquid crystal display device in which a thin film transistor and a pixel electrode are constituent elements of a pixel, an insulating film used as a gate insulating film is formed, and a scanning signal line and a video signal line are formed. After treating the surface of the first layer of the terminal connected to the first signal line formed first with acid, the scanning signal line and the video signal line formed later are formed on the first layer of the terminal. A method for manufacturing a liquid crystal display device, comprising forming a second layer made of a second conductive film to constitute a second signal line. 3. In a method for manufacturing an active matrix liquid crystal display device in which a thin film transistor and a pixel electrode are constituent elements of a pixel, the second signal line of the second signal line formed later among the scanning signal line and the video signal line At the same time as forming the third conductive film to constitute the layer, the third conductive film is provided on the terminal connected to the first signal line formed first among the scanning signal line and the video signal line. . A method for manufacturing a liquid crystal display device, comprising forming a protective film, removing the third conductive film on the terminal, and then forming an uppermost layer made of an ITO film on the terminal. 4. In a method for manufacturing an active matrix type liquid crystal display device in which a thin film transistor and a pixel electrode are used as constituent elements of a pixel, a protective film is formed and the first one of the scanning signal line and the video signal line is formed first. After treating the surface of the terminal connected to signal line 1 with acid, place IT on top of the above terminal.
A method for manufacturing a liquid crystal display device, comprising forming an uppermost layer made of an O film.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290889A JP2741773B2 (en) | 1989-03-15 | 1989-03-15 | Liquid crystal display |
| US07/464,191 US5187604A (en) | 1989-01-18 | 1990-01-29 | Multi-layer external terminals of liquid crystal displays with thin-film transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290889A JP2741773B2 (en) | 1989-03-15 | 1989-03-15 | Liquid crystal display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02242232A true JPH02242232A (en) | 1990-09-26 |
| JP2741773B2 JP2741773B2 (en) | 1998-04-22 |
Family
ID=13213824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290889A Expired - Lifetime JP2741773B2 (en) | 1989-01-18 | 1989-03-15 | Liquid crystal display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741773B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146107A (en) * | 1995-10-31 | 1997-06-06 | Internatl Business Mach Corp <Ibm> | Liquid crystal display and preparation thereof |
| JP2004271989A (en) * | 2003-03-10 | 2004-09-30 | Fujitsu Display Technologies Corp | Display device substrate, method of manufacturing the same, and display device having the same |
-
1989
- 1989-03-15 JP JP6290889A patent/JP2741773B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146107A (en) * | 1995-10-31 | 1997-06-06 | Internatl Business Mach Corp <Ibm> | Liquid crystal display and preparation thereof |
| JP2004271989A (en) * | 2003-03-10 | 2004-09-30 | Fujitsu Display Technologies Corp | Display device substrate, method of manufacturing the same, and display device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2741773B2 (en) | 1998-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5285301A (en) | Liquid crystal display device having peripheral dummy lines | |
| JPH0465168A (en) | thin film transistor | |
| JPH02188723A (en) | liquid crystal display device | |
| JP2846351B2 (en) | Liquid crystal display | |
| JP2852073B2 (en) | Liquid crystal display | |
| JPH02245736A (en) | Liquid crystal display device and its manufacturing method | |
| JP2916456B2 (en) | Method for forming terminals of liquid crystal display device | |
| JPH02242232A (en) | Production of liquid crystal display device | |
| JPH02245738A (en) | Liquid crystal display device | |
| JPH03249624A (en) | Manufacture of liquid crystal display device | |
| KR100282932B1 (en) | Thin film device | |
| JP2968252B2 (en) | Liquid crystal display | |
| JP2968269B2 (en) | Manufacturing method of liquid crystal display device | |
| JPH0359540A (en) | Manufacturing method of liquid crystal display device | |
| JPH04369622A (en) | Liquid crystal display substrates, liquid crystal display panels, and liquid crystal display devices | |
| JPH03209223A (en) | Liquid crystal display device | |
| JPH02188720A (en) | Liquid crystal display device | |
| JPH02234129A (en) | liquid crystal display device | |
| JPH04345132A (en) | liquid crystal display device | |
| JPH02242231A (en) | liquid crystal display device | |
| JPH03271718A (en) | Liquid crystal display device | |
| JPH0356939A (en) | liquid crystal display device | |
| JPH0359518A (en) | display device | |
| JPH039328A (en) | liquid crystal display device | |
| JPH0359521A (en) | Color liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |