JPH02237137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02237137A JPH02237137A JP5815089A JP5815089A JPH02237137A JP H02237137 A JPH02237137 A JP H02237137A JP 5815089 A JP5815089 A JP 5815089A JP 5815089 A JP5815089 A JP 5815089A JP H02237137 A JPH02237137 A JP H02237137A
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- Japan
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- opening
- film
- wiring layer
- forming
- manufacturing
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に閲し、更に詳しく言えば、下部
配線層と上部配線層との間に形成されたＳ Ｏ Ｇ （
Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）ＩＦＪを含む層間絶縁膜
に開口部を形成する方法に関し、 開口部の壁面にＳＯＧ膜が露出しないようにする開口部
の形成方法の提供を目的とし、半導体基板上の下部配線
層の上に第１の絶縁膜とｓｏｃｋとを順次形成する工程
と、前記ＳＯＧ膜に第■の開口部を形成する工程と、第
２の絶縁膜を形成する工程と、該第２のｉ！！縁膜及び
第１の絶縁膜をパターニングし、前記第１の開口部の内
側に第２の開口部を形成して、前記下部配＆ｉＩ層を露
出する工程と、上部配線層を形成し、前記第２の開口部
を介して該上部配線層と下部配線層とを接続する工程と
を含み構成する． 〔産業上の利用分野〕 木発明は、半導体装置の製造方法に関し、更に詳しく言
えば、下部配ｖＡ層と上部配線層との間に形成されたＳ
ＯＧＩＩ！Ｊを含む眉間絶縁膜に開口部を形成する方法
に関する． 〔従来の技術〕 第２図は、従来例に係る開口部の形成方法を説？する断
面図である。
配線層と上部配線層との間に形成されたＳ Ｏ Ｇ （
Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）ＩＦＪを含む層間絶縁膜
に開口部を形成する方法に関し、 開口部の壁面にＳＯＧ膜が露出しないようにする開口部
の形成方法の提供を目的とし、半導体基板上の下部配線
層の上に第１の絶縁膜とｓｏｃｋとを順次形成する工程
と、前記ＳＯＧ膜に第■の開口部を形成する工程と、第
２の絶縁膜を形成する工程と、該第２のｉ！！縁膜及び
第１の絶縁膜をパターニングし、前記第１の開口部の内
側に第２の開口部を形成して、前記下部配＆ｉＩ層を露
出する工程と、上部配線層を形成し、前記第２の開口部
を介して該上部配線層と下部配線層とを接続する工程と
を含み構成する． 〔産業上の利用分野〕 木発明は、半導体装置の製造方法に関し、更に詳しく言
えば、下部配ｖＡ層と上部配線層との間に形成されたＳ
ＯＧＩＩ！Ｊを含む眉間絶縁膜に開口部を形成する方法
に関する． 〔従来の技術〕 第２図は、従来例に係る開口部の形成方法を説？する断
面図である。
同図（ａ）において、９は不図示のＳｉ基板上のＳｉｎ
ｇ膜で、この上に下部のＡ． Ｉ配線層１０が設けられ
ている，１１は、ｌｉＡＩ配線層１０のヒロソク防止の
ために設けられたＳｉＯ■膜であり、１２は、平坦化の
ために形成されたＳＯＧ膜である。
ｇ膜で、この上に下部のＡ． Ｉ配線層１０が設けられ
ている，１１は、ｌｉＡＩ配線層１０のヒロソク防止の
ために設けられたＳｉＯ■膜であり、１２は、平坦化の
ために形成されたＳＯＧ膜である。
次に、同図（ｂ）に示すように、ＰＳＧ膜１３を形成し
た後、不図示のレジスト膜をマスクとしてＰＳＧ膜１３
、ＳＯＧＷｉｌ２及びＳｉＯ■膜１１を部分的にエーノ
チングし、開口部１４を形成する。
た後、不図示のレジスト膜をマスクとしてＰＳＧ膜１３
、ＳＯＧＷｉｌ２及びＳｉＯ■膜１１を部分的にエーノ
チングし、開口部１４を形成する。
この後、同図（Ｃ）に示すように、上部のＡＩ配線層１
５を形成すると、該開口部１４を介して下部のＡＩ配線
層１０と接続される。
５を形成すると、該開口部１４を介して下部のＡＩ配線
層１０と接続される。
しかし，、従来例の製造方法によれば、下部及び上部の
ＡＩ配線層１０及び１５の間のコンタクト抵抗が異常に
高くなったり、コンタクト不良を生ずるという問題があ
る． これは、高い吸湿性及び不完全な膜質のＳＯＧ膜１２の
一部が開口部１４に直接露出しているためと考えられる
。
ＡＩ配線層１０及び１５の間のコンタクト抵抗が異常に
高くなったり、コンタクト不良を生ずるという問題があ
る． これは、高い吸湿性及び不完全な膜質のＳＯＧ膜１２の
一部が開口部１４に直接露出しているためと考えられる
。
そこで、本発明は係る従来の問題点に鑑みて創作された
もので、開口部の壁面にＳＯＧ膜が露出しないようにす
る開口部の形成方法の提供を目的とするものである。
もので、開口部の壁面にＳＯＧ膜が露出しないようにす
る開口部の形成方法の提供を目的とするものである。
上記課題は、半導体基板上の下部配線層の上に第１の絶
縁膜とＳＯＧ膜とを順次形成する工程と、前記ＳＯＧ膜
に第１の開口部を形成する工程と、第２の絶縁膜を形成
する工程と、該第２の絶縁膜及び第１の絶縁膜をパター
ニングし、前記第１の開口部の内側に第２の開口部を形
成して、前記下部配線層を露出する工程と、上部配線層
を形成し、前記第２の開口部を介して該上部配線層と下
部配線層とを接続する工程とを含むことを特徴とする半
導体装置の製造方法によって解決される。
縁膜とＳＯＧ膜とを順次形成する工程と、前記ＳＯＧ膜
に第１の開口部を形成する工程と、第２の絶縁膜を形成
する工程と、該第２の絶縁膜及び第１の絶縁膜をパター
ニングし、前記第１の開口部の内側に第２の開口部を形
成して、前記下部配線層を露出する工程と、上部配線層
を形成し、前記第２の開口部を介して該上部配線層と下
部配線層とを接続する工程とを含むことを特徴とする半
導体装置の製造方法によって解決される。
本発明の製造方法によれば、第２の開口部周辺のＳＯＧ
膜は第１及び第２の絶縁膜によって完全に被覆され、第
２の開口部の壁面にはｓｏｃｋが露出ずることはない。
膜は第１及び第２の絶縁膜によって完全に被覆され、第
２の開口部の壁面にはｓｏｃｋが露出ずることはない。
？実施例〕
次に、図を参照しながら本発明の実施例について説明す
る． 第１図は、本発明の実施例の製造方法を説明する断面図
である。
る． 第１図は、本発明の実施例の製造方法を説明する断面図
である。
まず、同図（ａ）に示すように、不図示のＳｉ基板上の
ＳｉＯ■Ｗｉ１の上に、厚さ０，５μｍの下部のＡＩ配
線層２とこれを被覆するように厚さ０、３″ｔＩｍのＳ
ｉＯｚｌ９３とを形成する。
ＳｉＯ■Ｗｉ１の上に、厚さ０，５μｍの下部のＡＩ配
線層２とこれを被覆するように厚さ０、３″ｔＩｍのＳ
ｉＯｚｌ９３とを形成する。
次いで、ＳＯＧ溶液を塗布してＡＩ配線層２の側部の凹
部を埋めた後、窒素中で温度４ ５ ０ ’Ｃ、時間３
０分の熱処理により硬化してＳＯＧ膜４を形成する。
部を埋めた後、窒素中で温度４ ５ ０ ’Ｃ、時間３
０分の熱処理により硬化してＳＯＧ膜４を形成する。
次に、同図（ｂ）に示すように、不図示のレジ？ト膜を
マスクとし、ＣＦ，，ＣＨＦ，及び０２からなる反応ガ
スを用いてＳＯＧ膜４を部分的にエッチングすることに
より、幅が２μｍの第１の開口部５ａを形成する． 次いで、厚さ０．６μｍのＰＳＧ膜６を形成した（同図
（Ｃ））後、不図示のレジスト膜をマスクとしてＰＳＧ
膜６と下層のＳｉＯ■膜３とを部分的にエッチングし、
第１の開口部５ａの内側に幅が１μｍのビアホールとし
ての第２の開口部５ｂを形成する（同図（ｄ））． これにより、第２の開口部５ｂｌ’ｉ’１辺のＳＯＧ膜
４はＰＳＧ膜６とＳｉＯｚｖ．３とにより完全に被覆さ
れ、第２の開口部５ｂの壁面に露出しない。
マスクとし、ＣＦ，，ＣＨＦ，及び０２からなる反応ガ
スを用いてＳＯＧ膜４を部分的にエッチングすることに
より、幅が２μｍの第１の開口部５ａを形成する． 次いで、厚さ０．６μｍのＰＳＧ膜６を形成した（同図
（Ｃ））後、不図示のレジスト膜をマスクとしてＰＳＧ
膜６と下層のＳｉＯ■膜３とを部分的にエッチングし、
第１の開口部５ａの内側に幅が１μｍのビアホールとし
ての第２の開口部５ｂを形成する（同図（ｄ））． これにより、第２の開口部５ｂｌ’ｉ’１辺のＳＯＧ膜
４はＰＳＧ膜６とＳｉＯｚｖ．３とにより完全に被覆さ
れ、第２の開口部５ｂの壁面に露出しない。
次に、同図（ｅ）に示すように、厚さ０．７μｍのＡＩ
膜を蒸着し、不図示のレジスト膜をマスクとして選択的
にエノチングすることにより、上部のＡＩ配線層８を形
成する．これにより、第２の開口部５ｂを介して下部の
ＡＩ配綿呵２と上部のＡＩ配線層８とが接続される。
膜を蒸着し、不図示のレジスト膜をマスクとして選択的
にエノチングすることにより、上部のＡＩ配線層８を形
成する．これにより、第２の開口部５ｂを介して下部の
ＡＩ配綿呵２と上部のＡＩ配線層８とが接続される。
ところで、上記の実施例の製造方法によれば、？図（ｅ
）に示すように、第２の開口部５ｂの壁面にはＳＯＧＩ
Ｉ！Ｊ４が露出することはないので、水分の吸着などを
防止できる。これにより、下部のＡＩ配線層２と上部の
ＡＩ配線層８との間のコンタクト抵抗の増大やコンタク
ト不良の発生を防止できる． なお、上記実施例では、下部及び上部の配線層２及び８
としてＡｌｌｌｉを用いたが、Ｃｕその他を含むＡ１の
合金膜やその他の導電膜でもよい．また、下層及び上層
の絶縁膜としてＳｉＯ■膜３及びＰＳＧ膜６を用いたが
、他のｅ縁膜でもよい。
）に示すように、第２の開口部５ｂの壁面にはＳＯＧＩ
Ｉ！Ｊ４が露出することはないので、水分の吸着などを
防止できる。これにより、下部のＡＩ配線層２と上部の
ＡＩ配線層８との間のコンタクト抵抗の増大やコンタク
ト不良の発生を防止できる． なお、上記実施例では、下部及び上部の配線層２及び８
としてＡｌｌｌｉを用いたが、Ｃｕその他を含むＡ１の
合金膜やその他の導電膜でもよい．また、下層及び上層
の絶縁膜としてＳｉＯ■膜３及びＰＳＧ膜６を用いたが
、他のｅ縁膜でもよい。
以上のように、本発明の製造方法によれば、第２の開口
部周辺のＳＯＧ膜は第１及び第２の絶縁膜によって完全
に被覆されているので、第２の開口部の壁面にはＳＯＧ
膜が露出することはない。
部周辺のＳＯＧ膜は第１及び第２の絶縁膜によって完全
に被覆されているので、第２の開口部の壁面にはＳＯＧ
膜が露出することはない。
このため、水分の吸着などを防止でき、これにより第２
の開口部を介して接続される下部及び上部の配線層の間
のコンタクト抵抗の増大やコンタ？ト不良の発生を防止
できる。
の開口部を介して接続される下部及び上部の配線層の間
のコンタクト抵抗の増大やコンタ？ト不良の発生を防止
できる。
第１図（ａ）〜（ｅ）は、
造方法を説明する断面図、
第２図（ａ）〜（ｃ）は、
成方法を示す断面図である。
（符号の説明）
１３９．１１・・・ＳｉＯ■膜、
２，８，１０．１５・・・ＡＩ配線層、４，１２・・・
ｓｏｃｋ、 ５ａ・・・第１の開口部、 ５ｂ・・・第２の開口部、 ６ １３−ＰＳＧＢ， １４・・・開口部ゆ 本発明の実施例の製 従来例の開口部の形
ｓｏｃｋ、 ５ａ・・・第１の開口部、 ５ｂ・・・第２の開口部、 ６ １３−ＰＳＧＢ， １４・・・開口部ゆ 本発明の実施例の製 従来例の開口部の形
Claims (1)
- 【特許請求の範囲】 半導体基板上の下部配線層の上に第１の絶縁膜とＳＯ
Ｇ膜とを順次形成する工程と、 前記ＳＯＧ膜に第１の開口部を形成する工程と、第２の
絶縁膜を形成する工程と、 該第２の絶縁膜及び第１の絶縁膜をパターニングし、前
記第１の開口部の内側に第２の開口部を形成して、前記
下部配線層を露出する工程と、上部配線層を形成し、前
記第２の開口部を介して該上部配線層と下部配線層とを
接続する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5815089A JPH02237137A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5815089A JPH02237137A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237137A true JPH02237137A (ja) | 1990-09-19 |
Family
ID=13075961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5815089A Pending JPH02237137A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420077A (en) * | 1990-06-29 | 1995-05-30 | Sharp Kabushiki Kaisha | Method for forming a wiring layer |
| KR100415988B1 (ko) * | 2001-04-16 | 2004-01-24 | 아남반도체 주식회사 | 반도체 장치의 비아홀 형성 방법 |
-
1989
- 1989-03-10 JP JP5815089A patent/JPH02237137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420077A (en) * | 1990-06-29 | 1995-05-30 | Sharp Kabushiki Kaisha | Method for forming a wiring layer |
| KR100415988B1 (ko) * | 2001-04-16 | 2004-01-24 | 아남반도체 주식회사 | 반도체 장치의 비아홀 형성 방법 |
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