JPH02151052A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02151052A JPH02151052A JP30534088A JP30534088A JPH02151052A JP H02151052 A JPH02151052 A JP H02151052A JP 30534088 A JP30534088 A JP 30534088A JP 30534088 A JP30534088 A JP 30534088A JP H02151052 A JPH02151052 A JP H02151052A
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- hole
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、多層配線構造を有する半導体装置の製造方法
に関し、特に、集積回路の高密度化を可能ならしめる半
導体装置の製造方法に関する。
に関し、特に、集積回路の高密度化を可能ならしめる半
導体装置の製造方法に関する。
［従来の技術］
従来の多層配線の製造方法を第３図（ａ）〜（ｄ）を参
照して説明する。まず、半導体基板（図示なし）上に形
成されたＣＶＤ法によるＳ ｉ ０２膜１上に第１層ア
ルミニウム配線２を形成し、その後、有機塗布膜である
５ＯＧ（ＳＰＩＮ ＯＮＧＬＡＳＳ）Ｍ３を被着する
０次に、フォトレジスト５を塗布し、第１層目と第２層
目のアルミニウム配線を接続するスルーホールを形成す
るためにフォトレジスト５をパターニングする［第３図
（ａ）］、続いて、ＳＯＧ膜３に等方性エツチングを施
してスルーホールを開口する［第３図（ｂ）］、ここで
等方性のエツチングを用いるのは、第２層アルミニウム
配線がスルーホール部で断線しないように、段差をゆる
くするためである０次に、フォトレジスト５を除去し、
全面にアルミニウム層７ａを形成する。その上に新たに
フォトレジスト８を形成し、これをパターニングする［
第３図（ｃ）］、続いて、アルミニウム層７ａに異方性
ドライエツチングを施して、第２層アルミニウム配線７
を形成し、フォトレジスト８を除去する［第３図（ｄ）
コ。
照して説明する。まず、半導体基板（図示なし）上に形
成されたＣＶＤ法によるＳ ｉ ０２膜１上に第１層ア
ルミニウム配線２を形成し、その後、有機塗布膜である
５ＯＧ（ＳＰＩＮ ＯＮＧＬＡＳＳ）Ｍ３を被着する
０次に、フォトレジスト５を塗布し、第１層目と第２層
目のアルミニウム配線を接続するスルーホールを形成す
るためにフォトレジスト５をパターニングする［第３図
（ａ）］、続いて、ＳＯＧ膜３に等方性エツチングを施
してスルーホールを開口する［第３図（ｂ）］、ここで
等方性のエツチングを用いるのは、第２層アルミニウム
配線がスルーホール部で断線しないように、段差をゆる
くするためである０次に、フォトレジスト５を除去し、
全面にアルミニウム層７ａを形成する。その上に新たに
フォトレジスト８を形成し、これをパターニングする［
第３図（ｃ）］、続いて、アルミニウム層７ａに異方性
ドライエツチングを施して、第２層アルミニウム配線７
を形成し、フォトレジスト８を除去する［第３図（ｄ）
コ。
［発明が解決しようとする問題点コ
上述した従来の多層配線の製造方法は、次のような欠点
があった。すなわち、第３図（Ｃ）から第３図（ｄ）に
至る工程でアルミニウム層７ａのエツチングを行うが、
この場合、スルーホール開口部のアルミニウム層７ａが
エツチング除去される部分においては、第１層アルミニ
ウム配線２もエツチングされてしまい、この部分２ａに
おいて断線が発生する。
があった。すなわち、第３図（Ｃ）から第３図（ｄ）に
至る工程でアルミニウム層７ａのエツチングを行うが、
この場合、スルーホール開口部のアルミニウム層７ａが
エツチング除去される部分においては、第１層アルミニ
ウム配線２もエツチングされてしまい、この部分２ａに
おいて断線が発生する。
このような状態は、スルーホールの開口部が拡がりすぎ
た場合にもおきるが、その他に位置合わせ精度が十分で
ない場合に生じる。そこで、従来は、多少の位置合わせ
ずれが生じても断線事故に至らないようにするために、
十分な目合わせマージンを必要とした。ところが、目合
わせマージンを十分にとることは４Ａ精回路の高密度化
の妨げとなる。
た場合にもおきるが、その他に位置合わせ精度が十分で
ない場合に生じる。そこで、従来は、多少の位置合わせ
ずれが生じても断線事故に至らないようにするために、
十分な目合わせマージンを必要とした。ところが、目合
わせマージンを十分にとることは４Ａ精回路の高密度化
の妨げとなる。
よって、本発明の目的とするところは、目合わせ余裕を
少なくしても断線事故の発生する恐れのない半導体装置
の製造方法を提供し、もって集積回路の高密度化を達成
せしめることである。
少なくしても断線事故の発生する恐れのない半導体装置
の製造方法を提供し、もって集積回路の高密度化を達成
せしめることである。
［問題点を解決するための手段］
本発明の多層配線を有する半導体装置の製造方法は、半
導体基板の絶縁層上に第１層配線を形成する工程と、そ
の上に第１の層間絶縁膜を形成する工程と、更に、その
上に前記第１の層間絶縁膜とはエツチング性の異なるマ
スク材料を形成する工程と、該マスク材料の、前記第１
層配線と上層の配線との接続個所をエツチング除去して
エツチングマスクを形成する工程と、該エツチングマス
クを介して前記第１の層間絶縁膜に等方性エツチングを
施してスルーホールを形成し第１層配線上の前記スルー
ホールの底面部分に前記マスク材料とはエツチング性の
異なる材料を用いて薄い第２の層間絶縁膜を形成する工
程と、前記エツチングマスクをマスクとして前記第２の
層間絶縁層に異方性エツチングを施して前記第１層配線
の表面を露出させる工程と、前記エツチングマスクを除
去する工程と、第２層配線を形成する工程を有している
。
導体基板の絶縁層上に第１層配線を形成する工程と、そ
の上に第１の層間絶縁膜を形成する工程と、更に、その
上に前記第１の層間絶縁膜とはエツチング性の異なるマ
スク材料を形成する工程と、該マスク材料の、前記第１
層配線と上層の配線との接続個所をエツチング除去して
エツチングマスクを形成する工程と、該エツチングマス
クを介して前記第１の層間絶縁膜に等方性エツチングを
施してスルーホールを形成し第１層配線上の前記スルー
ホールの底面部分に前記マスク材料とはエツチング性の
異なる材料を用いて薄い第２の層間絶縁膜を形成する工
程と、前記エツチングマスクをマスクとして前記第２の
層間絶縁層に異方性エツチングを施して前記第１層配線
の表面を露出させる工程と、前記エツチングマスクを除
去する工程と、第２層配線を形成する工程を有している
。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｉ）は、本発明の一実施例の工程順を
示す断面図である。まず、半導体基板（図示なし）上の
、ＣＶＤ法により形成された５ｉ０２膜１上に膜厚０．
６μｍの第１層アルミニウム配線２を形成する０次に、
層間絶縁膜として用いられる有機系のＳＯＧ膜３を膜厚
１．０μｍに堆積し、その上に、後にエツチングマスク
として用いられる、プラズマＣＶＤ法による窒化膜４を
膜厚０．２μｍに被着する。次に、フォトレジスト５を
塗布し、スルーホール形成のためにこれをパターニング
する［第１図（ａ）］。
示す断面図である。まず、半導体基板（図示なし）上の
、ＣＶＤ法により形成された５ｉ０２膜１上に膜厚０．
６μｍの第１層アルミニウム配線２を形成する０次に、
層間絶縁膜として用いられる有機系のＳＯＧ膜３を膜厚
１．０μｍに堆積し、その上に、後にエツチングマスク
として用いられる、プラズマＣＶＤ法による窒化膜４を
膜厚０．２μｍに被着する。次に、フォトレジスト５を
塗布し、スルーホール形成のためにこれをパターニング
する［第１図（ａ）］。
次に、異方性ドライエツチングによりスルーホール形成
個所の窒化膜４を除去し、ここに１辺が１．０μｍの孔
を形成する［第１図（ｂ）］。ここで、５ＯＧＩＩｉ３
の表面の一部をエツチングする条件にすれば、エツチン
グレートにばらつきがあっても、窒化膜は完全に除去さ
れる。次いで、フォトレジスト５を除去し［第１図（ｃ
）］、その後、窒化膜４をエツチングマスクとしてドラ
イ法を用いた等方性エツチングにより、ＳＯＧ膜３を第
１層アルミニウム配線２が露出するまでエツチングする
［第１図（ｄ）］、次に、窒素あるいはアルゴン雰囲気
中で３００〜４００℃の熱処理を行う、この熱処理によ
って、有機系で軟化点の低いＳＯＧ膜３は流動化して第
１図（ｅ）に示すように、スルーホール開口部の第１層
アルミニウム配線２の上部にＳＯＧ膜６が付着する。こ
のＳＯＧ膜６の膜厚は、熱処理温度が高いほどまた熱処
理時間が長いほど厚くなる。
個所の窒化膜４を除去し、ここに１辺が１．０μｍの孔
を形成する［第１図（ｂ）］。ここで、５ＯＧＩＩｉ３
の表面の一部をエツチングする条件にすれば、エツチン
グレートにばらつきがあっても、窒化膜は完全に除去さ
れる。次いで、フォトレジスト５を除去し［第１図（ｃ
）］、その後、窒化膜４をエツチングマスクとしてドラ
イ法を用いた等方性エツチングにより、ＳＯＧ膜３を第
１層アルミニウム配線２が露出するまでエツチングする
［第１図（ｄ）］、次に、窒素あるいはアルゴン雰囲気
中で３００〜４００℃の熱処理を行う、この熱処理によ
って、有機系で軟化点の低いＳＯＧ膜３は流動化して第
１図（ｅ）に示すように、スルーホール開口部の第１層
アルミニウム配線２の上部にＳＯＧ膜６が付着する。こ
のＳＯＧ膜６の膜厚は、熱処理温度が高いほどまた熱処
理時間が長いほど厚くなる。
次に、異方性ドライエツチングにより、窒化膜の開口部
の大きさで３００Ｍ６をエツチングし、第１層アルミニ
ウム配線２の表面を露出させる［第１図（ｆ）］、次い
で、ドライエツチングにより窒化膜４のみを除去する［
第１図（ｇ）］、続いて、全面にアルミニウム層７ａを
スパッタリング法により堆積し、その上にフォトレジス
ト８を塗布し、これをバターニングする［第１図（ｈ）
］。最後に、アルミニウム層７ａに異方性ドライエツチ
ングを施して、第２層アルミニウム配線７を形成する［
第１図（ｉ）］。
の大きさで３００Ｍ６をエツチングし、第１層アルミニ
ウム配線２の表面を露出させる［第１図（ｆ）］、次い
で、ドライエツチングにより窒化膜４のみを除去する［
第１図（ｇ）］、続いて、全面にアルミニウム層７ａを
スパッタリング法により堆積し、その上にフォトレジス
ト８を塗布し、これをバターニングする［第１図（ｈ）
］。最後に、アルミニウム層７ａに異方性ドライエツチ
ングを施して、第２層アルミニウム配線７を形成する［
第１図（ｉ）］。
次に、第２図（ｅ）、（ｆ）を参照して、本発明の他の
実施例について説明する。
実施例について説明する。
この実施例は、先の実施例の第１図（ａ）〜（Ｃ）およ
び第１図（ｇ）〜（ｉ）に対応する工程はそのまま用い
ている。
び第１図（ｇ）〜（ｉ）に対応する工程はそのまま用い
ている。
この実施例において、第１図（ａ）〜（Ｃ）の工程を経
た後、ＳＯＧ膜３にプラズマによる等方性のエツチング
を行う。このときプラズマのガスは、アルゴンのような
化学反応をおこさないものを選ぶ。そのようにすると、
エツチングされたＳＯＧは、まわりの部分に再付着をす
るため、第２図（ｅ）に示すように、第１層アルミニウ
ム配線２上と窒化膜４の下面部分にＳＯＧ膜６が形成さ
れる。次に、３００Ｍ６に異方性ドライエツチングを施
して第１層アルミニウム配線２の表面を露出させる［第
２図（ｆ）］。この後の工程は先の実施例と同様である
。
た後、ＳＯＧ膜３にプラズマによる等方性のエツチング
を行う。このときプラズマのガスは、アルゴンのような
化学反応をおこさないものを選ぶ。そのようにすると、
エツチングされたＳＯＧは、まわりの部分に再付着をす
るため、第２図（ｅ）に示すように、第１層アルミニウ
ム配線２上と窒化膜４の下面部分にＳＯＧ膜６が形成さ
れる。次に、３００Ｍ６に異方性ドライエツチングを施
して第１層アルミニウム配線２の表面を露出させる［第
２図（ｆ）］。この後の工程は先の実施例と同様である
。
この実施例は、先の実施例のように高温の熱処理を必要
としないので、ストレスマイグレーションなどがおきに
くい利点を有する。
としないので、ストレスマイグレーションなどがおきに
くい利点を有する。
なお、以上の実施例では、ＳＯＧ膜のエツチングマスク
として窒化膜を用いたが、この膜は、ＳＯＧ膜に対して
エツチング性が異なっていればよいのであるので、他の
もの例えばスパッタ法によるポリシリコンなどでもよい
。また、上記実施例では、第１層および第２層アルミニ
ウム配線について説明したが、本発明は何層目の配線に
ついても適用しうるちのである。さらに、配線の材料と
しては、アルミニウムの他に、タングステン、シリサイ
ド等信の材料も使用可能である。
として窒化膜を用いたが、この膜は、ＳＯＧ膜に対して
エツチング性が異なっていればよいのであるので、他の
もの例えばスパッタ法によるポリシリコンなどでもよい
。また、上記実施例では、第１層および第２層アルミニ
ウム配線について説明したが、本発明は何層目の配線に
ついても適用しうるちのである。さらに、配線の材料と
しては、アルミニウムの他に、タングステン、シリサイ
ド等信の材料も使用可能である。
［発明の効果］
以上説明したように、本発明は、第１の層間絶縁股上に
そのスルーホール形成個所に孔を有するエツチングマス
クを形成し、これを用いて第１の層間絶縁膜に等方性エ
ツチングを施しかつスルーホール底面に薄い第２の層間
絶縁膜を形成し、これに前記エツチングマスクを用いて
異方性エツチングを施してスルーホールを形成するもの
であるので、次の効果を奏することができる。
そのスルーホール形成個所に孔を有するエツチングマス
クを形成し、これを用いて第１の層間絶縁膜に等方性エ
ツチングを施しかつスルーホール底面に薄い第２の層間
絶縁膜を形成し、これに前記エツチングマスクを用いて
異方性エツチングを施してスルーホールを形成するもの
であるので、次の効果を奏することができる。
■ スルーホールの寸法は、薄い膜に対する異方性エツ
チングによってきまるので、これを正確なものとするこ
とができる。従って、スルーホール形成時や第２層配線
形成時のパターニングの目合わせ余裕を少なくすること
ができ、集積回路の高密度化が可能となる。
チングによってきまるので、これを正確なものとするこ
とができる。従って、スルーホール形成時や第２層配線
形成時のパターニングの目合わせ余裕を少なくすること
ができ、集積回路の高密度化が可能となる。
■ 異方性のエツチングを行うのは薄い層間絶縁膜に対
してだけであり、厚い層間絶縁膜に対しては等方性エツ
チングを行うので、スルーホールは全体としてなだらか
な傾斜をもって形成され、第２層配線の断線事故を防止
することができる。
してだけであり、厚い層間絶縁膜に対しては等方性エツ
チングを行うので、スルーホールは全体としてなだらか
な傾斜をもって形成され、第２層配線の断線事故を防止
することができる。
■ 第１の層間絶縁膜に対してスルーホールを大きくあ
けすぎても第２の層間絶縁膜の存在によって第１層配線
がエツチングされることがなくなり、第１層配線が断線
することがない。
けすぎても第２の層間絶縁膜の存在によって第１層配線
がエツチングされることがなくなり、第１層配線が断線
することがない。
第１図（ａ）〜（ｉ）は、本発明の一実施例の工程順を
示す断面図、第２図（ｅ）、（ｆ）は、本発明の他の実
施例の途中工程を示す断面図、第３図（ａ）〜（ｄ）は
、従来例の工程順を示す断面図である。 １・・・５ｉ０２ＪＩ！、 ２・・・第１層アルミニウ
ム配線、 ３・・・ＳＯＧ膜、 ４・・・窒化膜、 ５
・・・フォトレジスト、 ミニラム配線。 ６・・・ＳＯＧ膜、 ７・・・第２層アル ８・−７オドレジスト。
示す断面図、第２図（ｅ）、（ｆ）は、本発明の他の実
施例の途中工程を示す断面図、第３図（ａ）〜（ｄ）は
、従来例の工程順を示す断面図である。 １・・・５ｉ０２ＪＩ！、 ２・・・第１層アルミニウ
ム配線、 ３・・・ＳＯＧ膜、 ４・・・窒化膜、 ５
・・・フォトレジスト、 ミニラム配線。 ６・・・ＳＯＧ膜、 ７・・・第２層アル ８・−７オドレジスト。
Claims (1)
- 半導体基板上の絶縁層上に下層配線を形成する工程と、
その上に第１の層間絶縁膜を形成する工程と、更にその
上に前記第１の層間絶縁膜とはエッチング性の異なる材
料を用いて前記第１の層間絶縁膜のスルーホール形成個
所に透孔を有するエッチングマスクを形成する工程と、
該エッチングマスクを用いて前記第１の層間絶縁膜に等
方性エッチングを施して該第１の層間絶縁膜に第１のス
ルーホールを形成しかつ該第１のスルーホールの底面に
前記エッチングマスクとはエッチング性の異なる材料に
よる薄い第２の層間絶縁膜を形成する工程と、前記エッ
チングマスクを介して前記第２の層間絶縁膜に異方性エ
ッチングを施して前記第２の層間絶縁膜に第２のスルー
ホールを形成する工程と、前記エッチングマスクを除去
する工程と、前記第１および第２のスルーホールを介し
て前記下層配線と接続する上層配線を形成する工程とを
具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30534088A JPH02151052A (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30534088A JPH02151052A (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151052A true JPH02151052A (ja) | 1990-06-11 |
Family
ID=17943934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30534088A Pending JPH02151052A (ja) | 1988-12-02 | 1988-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121562A (ja) * | 1991-04-01 | 1993-05-18 | American Teleph & Telegr Co <Att> | 集積回路加工方法 |
| US5399530A (en) * | 1992-06-18 | 1995-03-21 | Sony Corporation | Method of forming interconnection structure to prevent outgassing |
-
1988
- 1988-12-02 JP JP30534088A patent/JPH02151052A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121562A (ja) * | 1991-04-01 | 1993-05-18 | American Teleph & Telegr Co <Att> | 集積回路加工方法 |
| US5399530A (en) * | 1992-06-18 | 1995-03-21 | Sony Corporation | Method of forming interconnection structure to prevent outgassing |
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