JPH02210867A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特にスタックキ
ャパシタ構造のＤＲＡＭにおける周辺回路のトンネル配
線構造の製造方法に関するものである。

〔従来の技術〕

近年、ＤＲＡＭの高密度化を図る上で、周辺回路におけ
る配線構成を工夫する試みが種々成されている０例えば
配線ピッチ等の配線密度緩和のため、２層以上の配線層
を用いる多層配線技術が知られている。

従来、この種の半導体装置は、［アメリカ合衆国パテン
ト３，１９９．００２　Ｊに開示されるものがある。

第２図は半導体装置の平面図であり、第３図は第２図の
Ａ−Ａ断面図である。以下、第２図及び第３図を参照し
て半導体装置の製造方法を述べることによりその構造も
併せて説明する。

先ず、Ｐ型車結晶半導体基板１の非能動領域に周知の選
択酸化法を以てフィールド酸化膜２を形成する０次に、
上記基板ｌの能動領域にゲート酸化膜３を形成する。そ
して、このゲート酸化膜３に従来周知のホトリソグラフ
ィー技術により、後述するポリシリコン配線層と基板１
との接続をとるための第１のコンタクトホール４を形成
する。

続いて、全面にポリシリコンを堆積する。このポリシリ
コンにリン等の不純物を熱拡散性やイオン注入法等によ
り拡散させ、ポリシリコンの低抵抗化を図ると共に、基
板１内に第１拡散領域６を形成する。しかる後、周知の
技術によってパターニングを行ない、第１のコンタクト
ホール４内において第１拡散領域６と接するポリシリコ
ン配線層５を形成する。この場合、高密度化及び後工程
での不純物ドープのため、ポリシリコン配線層５はその
巾が小さ（設定され、第１のコンタクトホール４との間
に間隙を有する。又、このとき、メモリセル内における
ポリシリコン配線層５はゲート酸化膜３上に形成される
。その後、上記ポリシリコン配線層５をイオン注入用の
マスクとしてＮ型不純物を注入し、ゲート酸化膜３下の
基ｖｉＩ内に第１拡散頚域６を拡張する９次に、全面に
酸化膜（図示略す）を形成する。その後、この酸化膜を
パターニングして、メモリセル内にキャパシタの蓄積ノ
ードとなるポリシリコン配線層５と第１拡散領域６との
接続をとるための第２のコンタクトホール（図示略、す
）を形成する。そして、上述した種々の構成成分の上側
全面にＰＳＧ　（リンシリカガラス）から成る層間絶縁
膜７を堆積する。その後、上記ポリシリコン配線層５間
に基板１表面を露出する第３のコンタクトホール８を開
口する。

そして、この第３のコンタクトホール８にイオン注入法
等によりＮ型不純物を注入し、基板１内に第２拡散領域
９を形成して、上記第１拡散領域６との接続をとる。続
いて、上記第３のコンタクトホール８上に所定形状を呈
し、例えばアルミニウムから成る金属配線層１０を形成
する。その後、上記金属配線層１０表面に保護膜として
のガラスのパンシベーシッン膜（図示略す）を被着し、
半導体記憶装置を完成していた。

従って、かかる構成の装置では、金属配線層１０とポリ
シリコン配線層５とが、第２拡散領域９及び第１拡散領
域６を介して接続され、１本の配線のようにして使用さ
れる。よって、第２図に示すように、配線を単一の層で
形成した場合、配線間隔の最小余裕ａが金属配線層１０
では最小余裕すとなり、ポリシリコン配線層５では最小
余裕Ｃとなって、大幅に増大でき、これにより配線の高
密度化を図っていた。

〔発明が解決しようとする課題〕

然し乍ら、上述した従来装置においては、ポリシリコン
配線層５と第１拡散領域６との接続のために第１のコン
タクトホール４及び第２のコンタクトホールを夫々側工
程で形成しなければならないので、工程が煩雑化すると
いう問題点があった。

又、ポリシリコン配線層５の形成工程においては、ポリ
シリコンとＳｉ基板１とのエツチングの選択比が殆どと
れないため、ポリシリコンのエツチング時にＳｉ基板ｌ
をトレンチｄ状にオーバーエツチングしてしまい、第１
拡散領域６と第２拡散領域９との接続が断たれ、ポリシ
リコン配線層５と金属配線層ｌＯとの接続不良が発生す
るという問題点があった。

本発明の目的は、上述の問題点に鑑み、ポリシリコン配
線層形成時のＳｉ基板のオーバーエツチングが防止でき
、工程の簡易化ができる半導体装置の製造方法を提供す
るものである。

〔課題を解決するための手段〕

本発明は上述した目的を達成するため、基板の能動領域
上に、第１の絶縁膜及び第１層ポリシリコンを順次形成
した後、これらを選択的にエツチングしてポリシリコン
配線層を形成する工程と、該ポリシリコン配線層をマス
クにして不純物を注入して基板内に第１の拡散層を形成
する工程と、上記ポリシリコン配線層の表面を含む基板
上に第２の絶縁膜を形成する工程と、該第２の絶縁膜の
うち上記第１の拡散層と接続をとる必要がある部分を選
択的に除去する工程と、上記第１の拡散層と接続をとる
ため、上記第２の絶縁膜上及び上記第１の拡散層上に第
２層ポリシリコンを選択形成する工程と、全面に層間絶
縁膜を形成する工程と、該層間絶縁膜に上記第１の拡散
層と接続をとるためのコンタクトホールを開口する工程
と、該コンタクトホールより不純物を注入して、上記基
板内に上記第１の拡散層と重なり合うように第２の拡散
層を形成する工程と、上記コンタクトホール上に上記第
２の拡散層と接続をとるための導電性配線層を形成する
工程とを含むものである。

〔作　用〕

本発明においては、第２の絶縁膜を選択的に除去するこ
とによりキャパシタの蓄積ノードと基板との接合をとる
ためのコンタクトが形成される。

更に、ポリシリコン及び基板を同時にエツチングする工
程を含まないので、基板のオーバーエツチングが防止さ
れる。

（実施例〕 本発明に係わる半導体装置の製造方法の一実施例を第１
図にその工程図を示して説明する。尚、第１図（Ａ−１
）乃至（Ｇ−１）はメモリセル部を示し、第１図（Ａ−
２）乃至（Ｇ−２）は回路構成部分を示す。

先ず、第１図（Ａ−１）、（Ａ−２）に示す如く、Ｐ型
シリコン基板１０１の非能動領域にチャネルストップ層
１０２を形成すると共に、選択酸化法により膜厚６００
ｎ−のフィールド酸化膜１０３を形成する。

続いて、第１図（Ｂ−１）、（Ｂ−２）に示す如く、９
５０℃乾燥酸素雰囲気中で熱酸化を行ない、膜厚２５ｎ
＠のゲート酸化膜１０４を形成し、その上に減圧ＣＶＤ
　（化学的気相成長）法により膜厚３００ｎ−の第１層
ポリシリコン１０５を全面に堆積させ、この第１層ポリ
シリコン１０５に導電性を与えるため、リンを５ＸＩＱ
”ａｍ−”程度の濃度でドーピングする０次いで、レジ
ストをパターニングし、このレジストをマスクとしてＣ
Ｐａ　ガスを使用したプラズマエツチャーにより第１層
ポリシリコン１０５をエツチングする。レジストを除去
後、第１層ポリシリコン１０５をマスクにしてゲート酸
化膜１０４の不要部分をフン酸溶液で除去する。

その後、第１図（Ｃ−１）、（Ｃ−２）に示す如く、上
記第１層ポリシリコン１０５をマスクにしてヒ素を６　
Ｘ　１０”ｃｍ−’のドーズ量でイオン注入して自己整
合的に第１のＮ゛拡散層１０６を形成する。次いで、９
００℃乾燥酸素雰囲気中においてドライブインを行ない
、接合深さを０．２ＰＭとする。

このとき、露出していたＰ型シリコン基板１０１及び第
１層ポリシリコン１０５の表面には膜厚１５０ｎ−程度
の熱酸化膜１０７が形成される０次いで、レジストをパ
ターニングし、このレジストをマスクにして、フン酸溶
液或いはプラズマエツチャーにより上記熱酸化膜１０７
の部分をエツチング除去し、第１のコンタクトホール１
２０を開口する。このとき、同時に第１図（Ｃ−２）に
おける第１層ポリシリコン１０５上もレジストによりパ
ターニングされ、熱酸化膜１０７が除去される。斯くし
て、第１図（Ｃ−１）においては上記第１のコンタクト
ホール１２Ｇにより第１のＮ°拡散層１０６と後述する
第２層ポリシリコンとの接続がとられると共に、第１図
（Ｃ−２）においては第１のＮ゛拡散層１０６と第１層
ポリシリコン１０５との接続がとられる。

続いて、第１図（Ｄ−１）、（Ｄ−２）に示す如く、上
記レジストを除去後、第２層ポリシリコン１０８を２０
０ｎｍ堆積させた後、この第２層ポリシリコン１０Ｂに
導電性を与えるため、リンを４　Ｘ　１０”〜５　Ｘ　
１０”ｃｍ−’程度の濃度でドーピングした後、上記第
１層ポリシリコン１０５と同様の方法でパターニングす
る。この第２層ポリシリコン１０８は、メモリセル内に
おいてはキャパシタの蓄積ノードとなり、回路構成部分
においては基板１０１内の第１のＮ０拡散層１０６と第
１層ポリシリコン１０５との接続をとるための配線の一
部となる。

その後、第１図（Ｅ−１）、（Ｅ−２）に示す如く、メ
モリセル内においては、キャパシタを形成するために、
上記第２層ポリシリコン１０８上に誘電体として窒化シ
リコン膜１０９を減圧ＣＶＤ法により２０ｎｍ堆積させ
る。その後、９５０℃ウェット酸素雰囲気において熱酸
化を行ない、上記窒化シリコン膜１０９上に２〜４ｎｍ
の薄い酸化膜（図示略す）を形成する。これにより窒化
シリコン膜１０９のリーク電流が大幅に低減される。

更に、第３層ポリシリコン１１０を減圧ＣＶＤ法により
２００ｎ−堆積させ、これにリンを５Ｘ１０”ｃｍ−’
程度の濃度でドーピングし、第１層ポリシリコン１０５
と同様な方法でバターニングする。この場合、回路構成
部分における上記窒化シリコン膜１０９、薄い酸化膜及
び第３層ポリシリコント１０は不要であるため、第３層
ポリシリコン１″・、１０のパターニング時に全てエツ
チング除去される。

その後、第１図（Ｆ−１）、（Ｆ−２）に示す如（、上
述した種々の構成成分の全面上に層間絶縁膜１１１を堆
積する。そして、メモリセルにおける層間絶縁膜１１１
に、第１のＮ゛拡散層１０６が形成された基板１０１を
露出させる第２のコンタクトホール１２１を開口すると
共に、回路構成部分における層間絶縁膜１１１にも第１
のＮ゛拡散層１０６と後述する金属配線層との接続をと
るための第２のコンタクトホール１２１を開口する。

その後、これら第２のコンタクトホール１２１より基板
１０１に、リンを５　Ｘ　１０Ｉ１０ｌ５’程度のドー
ズ量でイオン注入して第１のＮ°拡散層１０６と接続を
とるための第２のＮ゛拡散層１１２を形成する。

しかる後、第１図（Ｇ−１）、（Ｇ−２）に示す如く、
上記第２のコンタクトホール１２１上に所定形状の金属
配線層１１３を形成した後、この金属配線層１１３表面
に保護膜としてのパンシベーション膜（図示略す）を被
着して、半導体記憶装置が完成する。

〔発明の効果〕

以上詳細に説明したように本発明によれば、第２の絶縁
膜を選択的に除去する工程によって、キャパシタの蓄積
ノードと基板との接合のためのコンタクト形成ができる
ので、工程が節略化し、作業性が向上できる。又、ポリ
シリコン及び基板を同時にエツチングする工程を含まな
いため、基板のオーバーエツチングが防止できる。よっ
て、トンネル配線の断線が防止でき、ポリシリコン配線
層と導電性配線層との接続不良が防止できる。従って、
これらによって、半導体記憶装置の歩留り及び特性が向
上でき、微細化及びコスト低減ができる等の特有の効果
により上述した課題を解決し得る。

【図面の簡単な説明】

第１図は本発明方法の実施例に係わる工程図、第２図及
び第３図は従来例を示すもので、第２図は半導体装置の
平面図、第３図は第２図のＡ−Ａ断面図である。 １０１・・・Ｐ型シリコン基板、１０２・・・チャネル
ストップ層、１０３・・・フィールド酸化膜、１０４・
・・ゲート酸化膜、１０５・・・第１層ポリシリコン、
１０６・・・第１のＮ°拡散層、１０７・・・熱酸化膜
、１０８・・・第２層ポリシリコン、１０９・・・窒化
シリコン膜、１１０・・・第３層ポリシリコン、１１１
・・・層間絶縁膜、１１２・・・第２のＮ゛拡散層、１
１３・・・金属配線層、１２０・・・第１のコンタクト
ホール、１２１・・・第２のコンタクトホール。

Claims (1)

1. 【特許請求の範囲】 基板の能動領域上に、第１の絶縁膜及び第１層ポリシリ
   コンを順次堆積した後、これらを選択的にエッチングし
   てポリシリコン配線層を形成する工程と、 該ポリシリコン配線層をマスクにして不純物を注入して
   基板内に第１の拡散層を形成する工程と、上記ポリシリ
   コン配線層の表面を含む基板上に第２の絶縁膜を形成す
   る工程と、 該第２の絶縁膜のうち上記第１の拡散層と接続をとる必
   要がある部分を選択的に除去する工程と、上記第１の拡
   散層と接続をとるため、上記第２の絶縁膜上及び上記第
   １の拡散層上に第２層ポリシリコンを選択形成する工程
   と、 全面に層間絶縁膜を形成する工程と、 該層間絶縁膜に上記第１の拡散層と接続をとるためのコ
   ンタクトホールを開口する工程と、該コンタクトホール
   より不純物を注入して、上記基板内に上記第１の拡散層
   と重なり合うように第２の拡散層を形成する工程と、 上記コンタクトホール上に上記第２の拡散層と接続をと
   るための導電性配線層を形成する工程とを含むことを特
   徴とする半導体装置の製造方法。