JP2772375B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体記憶装置及びその製造方法、特に高集
積、高性能のダイナミックランダムアクセスメモリ（DR
AM）セルの構造の形成方法に関し、 面積当たりの蓄積容量を増大する構造を形成すること
を目的とし、 ビット線上の絶縁膜と該絶縁膜上の蓄積電極との間の
膜を選択的に除去（エッチング）して間隙を形成した後
に、複数のメモリセルに共通に対向電極電位を供給する
導電体よりなり、かつ該絶縁膜を介して該ビット線を覆
うとともに、誘導体膜を介して該蓄積電極の上面、側面
及び下面に対向する対向電極を形成する工程を含み構成
する。 〔産業上の利用分野〕 本発明は半導体記憶装置及びその製造方法に関するも
のであり、更に詳しく言えば高集積、高性能のダイナミ
ックランダムアクセスメモリ（DRAM）セルの構造の形成
方法に関するものである。 〔従来の技術〕 第８図は従来例に係るDRAMセルに係る説明図である。 同図（ａ）はDRAMセルの電気回路図である。図におい
て、Ｔはデータ（電荷）を転送するMOSトランジスタ等
により構成される転送トランジスタ、Ｃは電荷を蓄積す
る蓄積容量、WLはワード線、BLはビット線である。な
お、６は蓄積電極、７は誘電体膜、８は対向電極であ
る。 同図（ｂ）はDRAMセル構造を示す断面図である。図に
おいて、１はｐ型エピタキシャル層等のSi基板、２は選
択ロコス法等により形成されるフィールド酸化膜（SiO2
膜）、３、４はA+イオン等を拡散して形成される不純物
拡散層であり、転送トランジスタＴのソース又はドレイ
ンである。５はワード線WLを絶縁する絶縁膜であり、CV
D酸化膜（Si3N4膜又はSiO2膜）等である。６はポリSi膜
に不純物イオンをドープして形成される電極であり、蓄
積容量Ｃを構成する蓄積電極である。７はSiO2膜やSi3N
4膜等の絶縁膜により形成される誘電体膜である。８は
ポリSi膜に不純物イオンをドープして形成される電極で
あり、蓄積容量Ｃを構成する対向電極である。９は対向
電極８を絶縁する絶縁膜であり、PSG膜等である。10は
ビット線BLのコンタクトホールである。 なおWLは、ポリSi膜等により形成される転送トランジ
スタＴのゲート電極であり、ワード線である。また、BL
は不純物をドープしたポリSi膜又はポリサイド膜により
形成されるビット線である。 〔発明が解決しようとする問題点〕 ところで従来例によれば、半導体記憶装置の集積度の
増加と、半導体素子の微細化とに従って、DRAMのメモリ
セルの面積はますます縮小化される。 このため下記のような問題点がある。 第１に、蓄積電極が配置される基板の領域の面積の大
きさに依存するメモリセルの蓄積容量が少なくなり、第
２に、蓄積容量が減少することによりα線入射によるソ
フトエラーが増大し、第３に、蓄積容量が小さくなる
と、ビット線相互の信号電圧による干渉を無視できなく
なり、その干渉による読み出しの誤動作が生じやすくな
る。 本発明は係る従来例の問題点に鑑み創作されたもので
ありキャパシタの面積当たりの蓄積容量の増加を可能に
する半導体記憶装置の製造方法の提供を目的とする。 〔問題点を解決するための手段〕 本発明は、第７図に例示するように、一対の不純物拡
散層33,34とゲート電極を有する転送トランジスタと、
該転送トランジスタT4に接続された蓄積容量とを各々備
えた複数のメモリセルを有する半導体記憶装置の製造方
法において、半導体基板に前記転送トランジスタT4を形
成する工程と、前記転送トランジスタT4を覆う第１絶縁
膜35を形成する工程と、前記第１絶縁膜35に形成した開
口36を介して前記一対の不純物拡散層33,34の一方に接
続するビット線BL4を前記第１絶縁膜35上に形成する工
程と、前記ビット線BL4を覆う第２絶縁膜38を形成する
工程と、前記第２絶縁膜38とは異なる材料の膜39で前記
第２絶縁膜38を覆う工程と、開口44を介して前記一対の
不純物拡散層33,34の他方に接続する第１導電体膜40を
前記膜39上に形成する工程と、少なくとも前記第１導電
体膜40を蓄積電極45の形状にパターニングする工程と、
前記膜39を選択的に除去して前記蓄積電極45と前記第２
絶縁膜38との間に間隙を形成する工程と、前記蓄積電極
45表面に誘電体膜46を形成する工程と、前記間隙内に延
在し前記第２絶縁膜38を介して前記ビット線BL4を覆う
とともに、前記誘電体膜46を介して前記蓄積電極45の上
面、側面及び下向面に対向する第２導電体膜を対向電極
47として形成する工程とを有することを特徴とする半導
体記憶装置の製造方法により解決する。 例えば、前記膜39は酸化シリコン、前記第２絶縁膜38
は窒化シリコン、前記第２導電体膜40はシリコンであ
る。 なお、ここで引用する図面及び符号は、発明の理解を
容易にするためにだけ参照したものであり、これに限定
されるものではない。 〔作 用〕 本発明によれば、ビット線上の絶縁膜と該絶縁膜上の
蓄積電極との間の膜を選択的に除去（エッチング）して
間隙を形成した後に、対向電極電位を供給する導電体よ
りなり、かつ該絶縁膜を介して該ビット線を覆うととも
に、誘電体膜を介して該蓄積電極の上面、側面及び下面
に対向する対向電極を形成するキャパシタの製造工程を
含んでいる。 このように、蓄積電極の下方に回り込む対向電極を形
成することによりメモリセル・キャパシタの容量値が大
幅に増加するので、１つのメモリセルが専有する領域を
増加せずにメモリセルの高集積化を図ることができる。
しかも、蓄積容量の増加により、α線入射などによるソ
フトエラーが大幅に減少し、ビット線干渉が低減し、DR
AMセルのメモリ特性の信頼性の向上が図れる。 絶縁膜と蓄積電極との間の膜を選択的にエッチングす
ることは、その膜を構成する材料を絶縁膜及び蓄積電極
の材料と異ならせることによって容易に実現できる。 〔実施例〕 次に図を参照しながら本発明の実施例について説明す
る。 第１図は、第１の参考例に係る第１のDRAMセルの構造
を示している。 同図（ａ）、（ｂ）は第１のDRAMセルの断面図であ
り、同図（ｃ）はその平面図である。なお、同図（ａ）
は同図（ｃ）のＡ−Ａ′矢視断面図であり、同図（ｂ）
は同図（ｃ）のＢ−Ｂ′矢視断面図である。図におい
て、11はエピタキシャル層等のSi基板、12は選択ロコス
酸化されたフィールド酸化膜、13、14はAs+イオン等の
不純物を熱拡散して形成される不純物拡散層であり、転
送トランジスタT1のソースやドレインである。WL3、WL4
はポリSi膜等により形成されるゲート電極であり、DRAM
セルにおけるワード線である。 15はゲート電極WL3、WL4を絶縁するゲート酸化膜等の
絶縁膜であり、Si3N4膜、SiO2膜により形成される。BL1
はビット線であり、不純物を含有するポリSi膜17やポリ
サイド膜により形成される。18はビット線BL1を絶縁す
るSiO2膜である。これ等により転送トランジスタT1を構
成する。 また20aは、所望の膜厚により不純物を含有したポリS
i膜により形成される蓄積電極である。21は誘電体膜で
あり、蓄積電極20aを熱処理することにより形成され
る。なお、22は不純物を含有したポリSi膜により形成さ
れる対向電極であり、蓄積電極20aと誘電体膜21と共に
蓄積容量C1を形成する。また、同図（ｃ）において、16
はビット線BL1のコンタクトホールである。 これ等により第１のDRAMセルを構成する。 第２図は、第２参考例に係るDRAMセルの構造図であ
り、同図（ａ）、（ｂ）はその断面図、同（ｂ）はその
平面図である。なお、図において、T2は転送トランジス
タ、C2は蓄積容量であり、第１の実施例と同じ符号は同
じ機能を有している。また、16a、16bはビット線BL21、
BL22のコンタクトホールであり、第１の参考例と異なる
のはビット線BL21、BL22等のコンタクトホール16a、16b
等の位置をずらした点である。すなわち第２の実施例で
は、ビット線BL21のコンタクトホール16aと他のビット
線BL22との間隔や、同様にビット線BL22のコンタクトホ
ール16bと他のビット線BL23との間隔を第１の実施例の
場合よりも広くして、絶縁耐圧の向上を図っている。な
お、その形成方法は第１の参考例に比べて、転送トラン
ジスタT2のソース用の不純物拡散層を拡張することやそ
のコンタクトホール16a、16b等のレジストパターンを変
更することにより行い、他の形成工程は第１の参考例と
同様に行う。 第３図は第３の参考例に係る第３のDRAMセルの構造図
であり、同図（ａ）、（ｂ）は、その断面図、同図
（ｃ）はその平面図である。 なお、同図（ａ）は同図（ｃ）のＡ−Ａ′矢視断面図
であり、同図（ｂ）は同図（ｃ）のＢ−Ｂ′矢視断面図
である。図において、T3は転送トランジスタ、C3は蓄積
容量であり、第１の参考例と同じ符号のものは同じ機能
を有している。なお、25aは蓄積電極、26は誘電体膜、2
7は対向電極である。また第１の参考例と異なるのは、
ドレイン13と蓄積電極25aとを接続するための開口部24
や、不図示のビット線のコンタクトホールが絶縁膜15と
SiO2膜18、23とをRIE等の異方性エッチングにより自己
整合的に形成されている点である。これにより、電極コ
ンタクトホールの位置合わせが容易になり、ビット線同
志の間隔を広くすることができ、絶縁耐圧を高くするこ
とが可能となる。 第４図は、本発明の実施例に係る製造方法によって形
成されるDRAMセルの構造図であり、その製造方法の実施
例については後述する。同図（ａ）及び（ｂ）はその断
面図、同図（ｃ）はその平面図である。 なお、同図（ａ）は同図（ｃ）のＡ−Ａ′矢視断面図
であり、同図（ｂ）は同図（ｃ）のＢ−Ｂ′矢視断面図
である。また、第１の参考例と異なるのは、蓄積容量を
形成する蓄積電極が断面樹枝構造を有している点であ
る。すなわち図において、31はエピタキシャル層等のSi
基板、32は選択ロコス酸化されたフィールド酸化膜、3
3、34はAs+イオン等の不純物を熱拡散して形成される不
純物拡散層であり、転送トランジスタT4のソースやドレ
インである。WL5、WL6はポリSi膜等により形成される電
極であり、DRAMセルのワード線である。 35はゲート電極WL5、WL6を絶縁するゲート酸化膜等の
絶縁膜であり、Si3N4膜やSiO2膜により形成される。BL4
はビット線であり、不純物イオンを含有するポリSi膜37
やポリサイド膜により形成される。38はビット線BL4を
絶縁するSi3N4膜である。これ等により転送トランジス
タT4を構成する。 また、45aはビット線BL4を絶縁するSi3N4膜上に形成
される蓄積電極であり、不純物イオンを含有するポリSi
膜により形成される断面樹枝構造を有している。46は誘
電体膜であり、蓄積電極45aを熱処理することにより形
成される。なお、47は不純物イオンを含有したポリSi膜
により形成される対向電極であり、蓄積電極45aと誘電
体膜46と共に蓄積容量C4を形成する。 これ等により本発明の実施例により形成されるDRAMセ
ルを構成し、蓄積電極45aが断面樹枝構造を有している
ことから蓄積電極面積を多くすることができる。これに
より蓄積容量C4を従来に比べて数倍大きくすることが可
能となる。 第５図は第１の参考例に係る第１のDRAMセルの形成工
程図である。なお、同図（a1）〜（f1）は第１のDRAMセ
ルのＡ−Ａ′断面の形成工程図であり、同図（a2）〜
（f2）はそのＢ−Ｂ′断面の形成工程図である。 図において、まずＤ型エピタキシャル層等のSi基板11
に選択ロコス法等により熱酸化して、フィールド酸化膜
12を形成し、さらに所望のAs+イオン等の不純物イオン
をSi基板11に注入する。その後熱処理をし、n+不純物拡
散層13、14を形成する。なおn+不純物拡散層13、14は、
転送トランジスタT1のソース、ドレインとなる。 さらに選択ロコス法等により形成した不図示のSiO2膜
（ゲート酸化膜）を介してポリSi膜によりゲート電極WL
3、WL4を形成する。なおゲート電極WL3、WL4はDRAMセル
におけるワード線となる（同図（a1）、（a2））。 次いで、ゲート電極WL3、WL4を膜厚1000Å程度のSiO2
膜15により絶縁し、不図示のレジスト膜をマスクにして
SiO2膜15をRIE等の異方性エッチングにより開口し、開
口部16を形成する。なお開口部16はビット線のコンタク
トホイールとなる。また異方性エッチングに使用するエ
ッチングガスはCF4/O2である（同図（b1），（b2））。 さらに、開口部16を設けたSi基板11の全面に膜厚1000
Å程度の不純物イオンをドープしたポリSi膜17を減圧CV
D法等により形成し、不図示のレジスト膜をマスクにし
て、RIE法等によりパターニングする（同図（c1）
（c2））。 次にパターニングしたポリSi膜17上の全面に絶縁膜18
としてSiO2膜やSi3N4膜を形成し、その後不図示のレジ
スト膜をマスクとして、絶縁膜18とSiO2膜15とを開口
し、開口部19を設ける。なお開口部19は蓄積電極のコン
タクトホールとなる（同図（d1）、（d2））。 次いで開口部19を設けたSi基板11の全面に所望の膜厚
により不純物を含有したポリSi膜20を形成し、その後不
図示のレジスト膜をマスクにして、ポリSi膜20をRIE等
の異方性エッチングによりパターニングする。なおポリ
Si膜20をパターニングすることにより蓄積電極20aを形
成する。またエッチングガスはCCl4/O2である（同図（e
1）、（e2））。 さらに、蓄積電極20aを熱処理して、SiO2膜等の誘電
体膜21を形成する（同図（f1）、（f2））。 なお、同図（f1）、（f2）の形成工程後は、従来と同
様に不図示の対向電極22として、不純物イオンを含有し
たポリSi膜を誘電体膜21の全面に形成する。これにより
第１図（ａ）、（ｂ）に示すような第１のDRAMセルを製
造することができる。 第６図は、第３の参考例に係るDRAMセルの形成工程図
である。 なお、第３の参考例に係るDRAMセル形成工程図におい
て、同図（a1）、（b1）及び（a2）、（b2）に係る形成
工程は、第５図に示す第１の参考例のDRAMセルの形成工
程図（a1）、（b1）及び（a2）、（b2）の形成工程と同
様であるため説明を省略する。 すなわち、継続して開口部16を設けたSi基板11の全面
に不純物を含有したポリSi膜17又はポリシリサイド膜
と、SiO2膜18とを低圧CVD法により形成する（同図
（c1）、（c2））。 次に、不図示のレジスト膜をマスクとして、ビット線
BL3となるポリSi膜17をRIE等の異方性エッチングにより
パターニングする。このときポリSi膜17上にSiO2膜18を
残す（同図（d1）、（d2））。 さらにポリSi膜17をパターニングしたSi基板11の全面
に膜厚1000Å程度のSiO2膜23をCVD法等により形成する
（同図（e1）、（e2））。 次いで、転送トランジスタT3部分にレジスト膜をマス
クにしてビット線BL3のコンタクトホール用の開口部24
をRIE等の異方性エッチングにより形成する。なお開口
部24は自己整合的に形成することができる（同図
（f1）、（f2））。 さらに、第１の参考例の製造工程と同様に開口部24を
設けたSi基板11の全面に所望の膜厚のポリSi膜25を減圧
CVD法等により形成する。その後不図示のレジスト膜を
マスクにしてポリSi膜25をRIE等の異方性エッチングに
よりパターニングする。なおポリSi膜25をパターニング
することにより蓄積電極25aを形成する（同図（g1）、
（g2））。 その後の形成工程は、従来と同様に蓄積電極25aを熱
処理して、SiO2膜等の誘電体膜26を形成し、さらに対向
電極27として、不純物イオンを含有したポリSi膜を誘電
体膜26の全面に形成する。これにより第３図に示すよう
な第３のDRAMセルを製造することができる。 第７図は、本発明の半導体記憶装置の製造方法の実施
例に係るDRAMセルの形成工程図であって、同図（a1）〜
（i2）は第４図（ｃ）のＡ−Ａ′矢視断面の形成に係る
工程図であり、同図（a2）〜（i2）はそのＢ−Ｂ′矢視
断面の形成工程図である。 図において、まず第１の参考例と同様に、Ｐ型エピタ
キシャル層等のSi基板31に選択ロコス法等により熱酸化
して、フィールド酸化膜32を形成し、さらに所望のAs+
イオン等の不純物イオンをSi基板31に注入する。 その後熱処理をし、n+不純物拡散層33、34を形成す
る。なおn+不純物拡散層33、34は転送トランジスタT4の
ソース、ドレインとなる。 さらに、不図示のSiO2膜（ゲート酸化膜）を介して、
ポリSi膜等によりゲート電極WL5、WL6を形成する。な
お、ゲート電極WL5、WL6はDRAMセルにおけるワード線と
なる（同図（a1）、（a2））。 次いで、ゲート電極WL5、WL6を膜厚1000Å程度のSiO2
膜又はSi3N4膜等の絶縁膜35により絶縁し、不図示のレ
ジスト膜をマスクにして絶縁膜35をRIE等の異方性エッ
チングにより開口し、開口部36を形成する。なお、開口
部36はビット線のコンタクトホールとなる。また、異方
性エッチングに使用するエッチングガスはCF4/O2である
（同図（b1）、（b2））。 さらに、開口部36を設けたSi基板31の全面に膜厚1000
Å程度の不純物イオンを含有したポリSi膜37を減圧CVD
法等により形成し、不図示のレジスト膜をマスクにして
RIE法等によりパターニングする（同図（c1）、
（c2））。 次に本実施例では、パターニングしたポリSi膜37上の
全面に膜厚1000Å程度の耐熱酸化性絶縁膜としてSi3N4
膜38を形成する（同図（d1）、（d2））。 次に、Si3N4膜38を形成したSi基板31の全面に、膜厚1
000Å程度のSiO2膜39と同膜厚の不純物イオンを含有し
たポリSi膜40を順次積層し、さらに同膜厚のSiO2膜40と
不純物イオンを含有したポリSi膜42とを積層し、最上部
にSiO2膜43を形成する。なお、SiO2膜と不純物イオンを
含有したポリSi膜の二層を形成する工程は所望によりＮ
回繰り返して行う（同図（e1）、（e2））。 次いで、不図示のレジスト膜をマスクとして、選択的
にＮ＋１回積層したSiO2膜と、Ｎ回積層したポリSi膜
と、Si3N4膜38と、絶縁膜35とをRIE法等の異方性エッチ
ングにより除去して開口し、開口部44を形成する。な
お、エッチングガスはSiO2膜、Si3N4膜に対してCF4/
O2、ポリSi膜に対してCCl4/O2を用いる（同図（f1）、
（f2））。 さらに開口部44を設けたSiO2膜43の全面に膜厚1000Å
程度の不純物を含有したポリSi膜45を減圧CVD法等によ
り形成する（同図（g1）、（g2））。 その後、不図示のレジスト膜をマスクにしてポリSi膜
45、42、40と、SiO2膜43、41、39とをRIE法等の異方性
エッチングによりパターニングする（同図（h1）、
（h2））。 次にHF（フッ酸）等の等方性エッチングにより、パタ
ーニングしたSiO2膜43、41、とを全面除去し蓄積電極45
aを形成する。なお、ビット線BL4を形成するポリSi膜37
とゲート電極WL5、WL6とを絶縁するSi3N4膜38はHF液に
暴れても、エッチングされない。また蓄積電極45aは断
面樹枝構造となる（同図（i1）、（i2））。また、SiO2
膜39は省略しても構わない。 なお、同図（i1）、（i2）の形成工程後は従来と同様
に蓄積電極45aを熱処理して、SiO2膜等の誘電体膜46を
形成し、その後対向電極47として不純物イオンを含有し
たポリSi膜を全面に形成することにより行ない、そのポ
リSi膜は図に見られるように誘電体膜46を介してビット
線BL4を覆い、しかも断面樹脂状の蓄積電極45aの表面に
沿って入り込むとともに、蓄積電極45aとSi3N4膜38との
間隙にも入り込む。 これにより第４図に示すような転送トランジスタT4と
蓄積容量C4を有するDRAMセルを製造することができる。 このようにして、蓄積電極20a、25a及び45aは先に形
成したビット線BL1、BL2、BL3及びBL4を絶縁する絶縁膜
18、23及び38上に設けられている。これにより蓄積電極
20a、25a及び45aを立体的に形成してもビット線BL1、BL
2、BL3及びBL4のコンタクトホールのアスペクト比を小
さくすることが可能となる。さらに、蓄積電極20a、25a
を立体的積層構造、蓄積電極45aを断面樹枝構造とする
ことにより、蓄積電極面積を増加することができ、従っ
て蓄積容量C4を従来に比べて数倍増加させることが可能
となる。 また、本発明の実施例の製造方法によれば、SiO2膜3
9、41、43と不純物イオンを含有するポリSi膜40、42、4
5とを二層にする工程をＮ回継続することと、該Ｎ回継
続したSiO2膜39、41、43と該ポリSi膜40、42、45とをパ
ターニングして、その後にＮ回継続したSiO2膜39、41、
43のみを等方性エッチングにより除去することにより断
面樹枝構造の蓄積電極45aを形成することが可能とな
る。 〔発明の効果〕 以上説明したように本発明によれば、ビット線上の絶
縁膜と該絶縁膜上の蓄積電極との間の膜を選択的にエッ
チングして間隙を形成した後に、複数のメモリセルに共
通に対向電極電位を供給する導電体よりなり、かつ該絶
縁膜を介して該ビット線を覆うとともに、誘電体膜を介
して該蓄積電極の上面、側面及び下面に対向する対向電
極を形成しているので、蓄積電極の下に回り込んだ対向
電極によりメモリセル・キャパシタの容量値を大幅に増
加することができ、α線入射などによるソフトエラーを
大幅に減少し、ビット線干渉を低減し、DRAMセルのメモ
リ特性の信頼性の向上を図ることができる。従って、高
集積、超微細化に適したDRAMセル等の半導体記憶装置を
製造することが可能になる。
積、高性能のダイナミックランダムアクセスメモリ（DR
AM）セルの構造の形成方法に関し、 面積当たりの蓄積容量を増大する構造を形成すること
を目的とし、 ビット線上の絶縁膜と該絶縁膜上の蓄積電極との間の
膜を選択的に除去（エッチング）して間隙を形成した後
に、複数のメモリセルに共通に対向電極電位を供給する
導電体よりなり、かつ該絶縁膜を介して該ビット線を覆
うとともに、誘導体膜を介して該蓄積電極の上面、側面
及び下面に対向する対向電極を形成する工程を含み構成
する。 〔産業上の利用分野〕 本発明は半導体記憶装置及びその製造方法に関するも
のであり、更に詳しく言えば高集積、高性能のダイナミ
ックランダムアクセスメモリ（DRAM）セルの構造の形成
方法に関するものである。 〔従来の技術〕 第８図は従来例に係るDRAMセルに係る説明図である。 同図（ａ）はDRAMセルの電気回路図である。図におい
て、Ｔはデータ（電荷）を転送するMOSトランジスタ等
により構成される転送トランジスタ、Ｃは電荷を蓄積す
る蓄積容量、WLはワード線、BLはビット線である。な
お、６は蓄積電極、７は誘電体膜、８は対向電極であ
る。 同図（ｂ）はDRAMセル構造を示す断面図である。図に
おいて、１はｐ型エピタキシャル層等のSi基板、２は選
択ロコス法等により形成されるフィールド酸化膜（SiO2
膜）、３、４はA+イオン等を拡散して形成される不純物
拡散層であり、転送トランジスタＴのソース又はドレイ
ンである。５はワード線WLを絶縁する絶縁膜であり、CV
D酸化膜（Si3N4膜又はSiO2膜）等である。６はポリSi膜
に不純物イオンをドープして形成される電極であり、蓄
積容量Ｃを構成する蓄積電極である。７はSiO2膜やSi3N
4膜等の絶縁膜により形成される誘電体膜である。８は
ポリSi膜に不純物イオンをドープして形成される電極で
あり、蓄積容量Ｃを構成する対向電極である。９は対向
電極８を絶縁する絶縁膜であり、PSG膜等である。10は
ビット線BLのコンタクトホールである。 なおWLは、ポリSi膜等により形成される転送トランジ
スタＴのゲート電極であり、ワード線である。また、BL
は不純物をドープしたポリSi膜又はポリサイド膜により
形成されるビット線である。 〔発明が解決しようとする問題点〕 ところで従来例によれば、半導体記憶装置の集積度の
増加と、半導体素子の微細化とに従って、DRAMのメモリ
セルの面積はますます縮小化される。 このため下記のような問題点がある。 第１に、蓄積電極が配置される基板の領域の面積の大
きさに依存するメモリセルの蓄積容量が少なくなり、第
２に、蓄積容量が減少することによりα線入射によるソ
フトエラーが増大し、第３に、蓄積容量が小さくなる
と、ビット線相互の信号電圧による干渉を無視できなく
なり、その干渉による読み出しの誤動作が生じやすくな
る。 本発明は係る従来例の問題点に鑑み創作されたもので
ありキャパシタの面積当たりの蓄積容量の増加を可能に
する半導体記憶装置の製造方法の提供を目的とする。 〔問題点を解決するための手段〕 本発明は、第７図に例示するように、一対の不純物拡
散層33,34とゲート電極を有する転送トランジスタと、
該転送トランジスタT4に接続された蓄積容量とを各々備
えた複数のメモリセルを有する半導体記憶装置の製造方
法において、半導体基板に前記転送トランジスタT4を形
成する工程と、前記転送トランジスタT4を覆う第１絶縁
膜35を形成する工程と、前記第１絶縁膜35に形成した開
口36を介して前記一対の不純物拡散層33,34の一方に接
続するビット線BL4を前記第１絶縁膜35上に形成する工
程と、前記ビット線BL4を覆う第２絶縁膜38を形成する
工程と、前記第２絶縁膜38とは異なる材料の膜39で前記
第２絶縁膜38を覆う工程と、開口44を介して前記一対の
不純物拡散層33,34の他方に接続する第１導電体膜40を
前記膜39上に形成する工程と、少なくとも前記第１導電
体膜40を蓄積電極45の形状にパターニングする工程と、
前記膜39を選択的に除去して前記蓄積電極45と前記第２
絶縁膜38との間に間隙を形成する工程と、前記蓄積電極
45表面に誘電体膜46を形成する工程と、前記間隙内に延
在し前記第２絶縁膜38を介して前記ビット線BL4を覆う
とともに、前記誘電体膜46を介して前記蓄積電極45の上
面、側面及び下向面に対向する第２導電体膜を対向電極
47として形成する工程とを有することを特徴とする半導
体記憶装置の製造方法により解決する。 例えば、前記膜39は酸化シリコン、前記第２絶縁膜38
は窒化シリコン、前記第２導電体膜40はシリコンであ
る。 なお、ここで引用する図面及び符号は、発明の理解を
容易にするためにだけ参照したものであり、これに限定
されるものではない。 〔作 用〕 本発明によれば、ビット線上の絶縁膜と該絶縁膜上の
蓄積電極との間の膜を選択的に除去（エッチング）して
間隙を形成した後に、対向電極電位を供給する導電体よ
りなり、かつ該絶縁膜を介して該ビット線を覆うととも
に、誘電体膜を介して該蓄積電極の上面、側面及び下面
に対向する対向電極を形成するキャパシタの製造工程を
含んでいる。 このように、蓄積電極の下方に回り込む対向電極を形
成することによりメモリセル・キャパシタの容量値が大
幅に増加するので、１つのメモリセルが専有する領域を
増加せずにメモリセルの高集積化を図ることができる。
しかも、蓄積容量の増加により、α線入射などによるソ
フトエラーが大幅に減少し、ビット線干渉が低減し、DR
AMセルのメモリ特性の信頼性の向上が図れる。 絶縁膜と蓄積電極との間の膜を選択的にエッチングす
ることは、その膜を構成する材料を絶縁膜及び蓄積電極
の材料と異ならせることによって容易に実現できる。 〔実施例〕 次に図を参照しながら本発明の実施例について説明す
る。 第１図は、第１の参考例に係る第１のDRAMセルの構造
を示している。 同図（ａ）、（ｂ）は第１のDRAMセルの断面図であ
り、同図（ｃ）はその平面図である。なお、同図（ａ）
は同図（ｃ）のＡ−Ａ′矢視断面図であり、同図（ｂ）
は同図（ｃ）のＢ−Ｂ′矢視断面図である。図におい
て、11はエピタキシャル層等のSi基板、12は選択ロコス
酸化されたフィールド酸化膜、13、14はAs+イオン等の
不純物を熱拡散して形成される不純物拡散層であり、転
送トランジスタT1のソースやドレインである。WL3、WL4
はポリSi膜等により形成されるゲート電極であり、DRAM
セルにおけるワード線である。 15はゲート電極WL3、WL4を絶縁するゲート酸化膜等の
絶縁膜であり、Si3N4膜、SiO2膜により形成される。BL1
はビット線であり、不純物を含有するポリSi膜17やポリ
サイド膜により形成される。18はビット線BL1を絶縁す
るSiO2膜である。これ等により転送トランジスタT1を構
成する。 また20aは、所望の膜厚により不純物を含有したポリS
i膜により形成される蓄積電極である。21は誘電体膜で
あり、蓄積電極20aを熱処理することにより形成され
る。なお、22は不純物を含有したポリSi膜により形成さ
れる対向電極であり、蓄積電極20aと誘電体膜21と共に
蓄積容量C1を形成する。また、同図（ｃ）において、16
はビット線BL1のコンタクトホールである。 これ等により第１のDRAMセルを構成する。 第２図は、第２参考例に係るDRAMセルの構造図であ
り、同図（ａ）、（ｂ）はその断面図、同（ｂ）はその
平面図である。なお、図において、T2は転送トランジス
タ、C2は蓄積容量であり、第１の実施例と同じ符号は同
じ機能を有している。また、16a、16bはビット線BL21、
BL22のコンタクトホールであり、第１の参考例と異なる
のはビット線BL21、BL22等のコンタクトホール16a、16b
等の位置をずらした点である。すなわち第２の実施例で
は、ビット線BL21のコンタクトホール16aと他のビット
線BL22との間隔や、同様にビット線BL22のコンタクトホ
ール16bと他のビット線BL23との間隔を第１の実施例の
場合よりも広くして、絶縁耐圧の向上を図っている。な
お、その形成方法は第１の参考例に比べて、転送トラン
ジスタT2のソース用の不純物拡散層を拡張することやそ
のコンタクトホール16a、16b等のレジストパターンを変
更することにより行い、他の形成工程は第１の参考例と
同様に行う。 第３図は第３の参考例に係る第３のDRAMセルの構造図
であり、同図（ａ）、（ｂ）は、その断面図、同図
（ｃ）はその平面図である。 なお、同図（ａ）は同図（ｃ）のＡ−Ａ′矢視断面図
であり、同図（ｂ）は同図（ｃ）のＢ−Ｂ′矢視断面図
である。図において、T3は転送トランジスタ、C3は蓄積
容量であり、第１の参考例と同じ符号のものは同じ機能
を有している。なお、25aは蓄積電極、26は誘電体膜、2
7は対向電極である。また第１の参考例と異なるのは、
ドレイン13と蓄積電極25aとを接続するための開口部24
や、不図示のビット線のコンタクトホールが絶縁膜15と
SiO2膜18、23とをRIE等の異方性エッチングにより自己
整合的に形成されている点である。これにより、電極コ
ンタクトホールの位置合わせが容易になり、ビット線同
志の間隔を広くすることができ、絶縁耐圧を高くするこ
とが可能となる。 第４図は、本発明の実施例に係る製造方法によって形
成されるDRAMセルの構造図であり、その製造方法の実施
例については後述する。同図（ａ）及び（ｂ）はその断
面図、同図（ｃ）はその平面図である。 なお、同図（ａ）は同図（ｃ）のＡ−Ａ′矢視断面図
であり、同図（ｂ）は同図（ｃ）のＢ−Ｂ′矢視断面図
である。また、第１の参考例と異なるのは、蓄積容量を
形成する蓄積電極が断面樹枝構造を有している点であ
る。すなわち図において、31はエピタキシャル層等のSi
基板、32は選択ロコス酸化されたフィールド酸化膜、3
3、34はAs+イオン等の不純物を熱拡散して形成される不
純物拡散層であり、転送トランジスタT4のソースやドレ
インである。WL5、WL6はポリSi膜等により形成される電
極であり、DRAMセルのワード線である。 35はゲート電極WL5、WL6を絶縁するゲート酸化膜等の
絶縁膜であり、Si3N4膜やSiO2膜により形成される。BL4
はビット線であり、不純物イオンを含有するポリSi膜37
やポリサイド膜により形成される。38はビット線BL4を
絶縁するSi3N4膜である。これ等により転送トランジス
タT4を構成する。 また、45aはビット線BL4を絶縁するSi3N4膜上に形成
される蓄積電極であり、不純物イオンを含有するポリSi
膜により形成される断面樹枝構造を有している。46は誘
電体膜であり、蓄積電極45aを熱処理することにより形
成される。なお、47は不純物イオンを含有したポリSi膜
により形成される対向電極であり、蓄積電極45aと誘電
体膜46と共に蓄積容量C4を形成する。 これ等により本発明の実施例により形成されるDRAMセ
ルを構成し、蓄積電極45aが断面樹枝構造を有している
ことから蓄積電極面積を多くすることができる。これに
より蓄積容量C4を従来に比べて数倍大きくすることが可
能となる。 第５図は第１の参考例に係る第１のDRAMセルの形成工
程図である。なお、同図（a1）〜（f1）は第１のDRAMセ
ルのＡ−Ａ′断面の形成工程図であり、同図（a2）〜
（f2）はそのＢ−Ｂ′断面の形成工程図である。 図において、まずＤ型エピタキシャル層等のSi基板11
に選択ロコス法等により熱酸化して、フィールド酸化膜
12を形成し、さらに所望のAs+イオン等の不純物イオン
をSi基板11に注入する。その後熱処理をし、n+不純物拡
散層13、14を形成する。なおn+不純物拡散層13、14は、
転送トランジスタT1のソース、ドレインとなる。 さらに選択ロコス法等により形成した不図示のSiO2膜
（ゲート酸化膜）を介してポリSi膜によりゲート電極WL
3、WL4を形成する。なおゲート電極WL3、WL4はDRAMセル
におけるワード線となる（同図（a1）、（a2））。 次いで、ゲート電極WL3、WL4を膜厚1000Å程度のSiO2
膜15により絶縁し、不図示のレジスト膜をマスクにして
SiO2膜15をRIE等の異方性エッチングにより開口し、開
口部16を形成する。なお開口部16はビット線のコンタク
トホイールとなる。また異方性エッチングに使用するエ
ッチングガスはCF4/O2である（同図（b1），（b2））。 さらに、開口部16を設けたSi基板11の全面に膜厚1000
Å程度の不純物イオンをドープしたポリSi膜17を減圧CV
D法等により形成し、不図示のレジスト膜をマスクにし
て、RIE法等によりパターニングする（同図（c1）
（c2））。 次にパターニングしたポリSi膜17上の全面に絶縁膜18
としてSiO2膜やSi3N4膜を形成し、その後不図示のレジ
スト膜をマスクとして、絶縁膜18とSiO2膜15とを開口
し、開口部19を設ける。なお開口部19は蓄積電極のコン
タクトホールとなる（同図（d1）、（d2））。 次いで開口部19を設けたSi基板11の全面に所望の膜厚
により不純物を含有したポリSi膜20を形成し、その後不
図示のレジスト膜をマスクにして、ポリSi膜20をRIE等
の異方性エッチングによりパターニングする。なおポリ
Si膜20をパターニングすることにより蓄積電極20aを形
成する。またエッチングガスはCCl4/O2である（同図（e
1）、（e2））。 さらに、蓄積電極20aを熱処理して、SiO2膜等の誘電
体膜21を形成する（同図（f1）、（f2））。 なお、同図（f1）、（f2）の形成工程後は、従来と同
様に不図示の対向電極22として、不純物イオンを含有し
たポリSi膜を誘電体膜21の全面に形成する。これにより
第１図（ａ）、（ｂ）に示すような第１のDRAMセルを製
造することができる。 第６図は、第３の参考例に係るDRAMセルの形成工程図
である。 なお、第３の参考例に係るDRAMセル形成工程図におい
て、同図（a1）、（b1）及び（a2）、（b2）に係る形成
工程は、第５図に示す第１の参考例のDRAMセルの形成工
程図（a1）、（b1）及び（a2）、（b2）の形成工程と同
様であるため説明を省略する。 すなわち、継続して開口部16を設けたSi基板11の全面
に不純物を含有したポリSi膜17又はポリシリサイド膜
と、SiO2膜18とを低圧CVD法により形成する（同図
（c1）、（c2））。 次に、不図示のレジスト膜をマスクとして、ビット線
BL3となるポリSi膜17をRIE等の異方性エッチングにより
パターニングする。このときポリSi膜17上にSiO2膜18を
残す（同図（d1）、（d2））。 さらにポリSi膜17をパターニングしたSi基板11の全面
に膜厚1000Å程度のSiO2膜23をCVD法等により形成する
（同図（e1）、（e2））。 次いで、転送トランジスタT3部分にレジスト膜をマス
クにしてビット線BL3のコンタクトホール用の開口部24
をRIE等の異方性エッチングにより形成する。なお開口
部24は自己整合的に形成することができる（同図
（f1）、（f2））。 さらに、第１の参考例の製造工程と同様に開口部24を
設けたSi基板11の全面に所望の膜厚のポリSi膜25を減圧
CVD法等により形成する。その後不図示のレジスト膜を
マスクにしてポリSi膜25をRIE等の異方性エッチングに
よりパターニングする。なおポリSi膜25をパターニング
することにより蓄積電極25aを形成する（同図（g1）、
（g2））。 その後の形成工程は、従来と同様に蓄積電極25aを熱
処理して、SiO2膜等の誘電体膜26を形成し、さらに対向
電極27として、不純物イオンを含有したポリSi膜を誘電
体膜26の全面に形成する。これにより第３図に示すよう
な第３のDRAMセルを製造することができる。 第７図は、本発明の半導体記憶装置の製造方法の実施
例に係るDRAMセルの形成工程図であって、同図（a1）〜
（i2）は第４図（ｃ）のＡ−Ａ′矢視断面の形成に係る
工程図であり、同図（a2）〜（i2）はそのＢ−Ｂ′矢視
断面の形成工程図である。 図において、まず第１の参考例と同様に、Ｐ型エピタ
キシャル層等のSi基板31に選択ロコス法等により熱酸化
して、フィールド酸化膜32を形成し、さらに所望のAs+
イオン等の不純物イオンをSi基板31に注入する。 その後熱処理をし、n+不純物拡散層33、34を形成す
る。なおn+不純物拡散層33、34は転送トランジスタT4の
ソース、ドレインとなる。 さらに、不図示のSiO2膜（ゲート酸化膜）を介して、
ポリSi膜等によりゲート電極WL5、WL6を形成する。な
お、ゲート電極WL5、WL6はDRAMセルにおけるワード線と
なる（同図（a1）、（a2））。 次いで、ゲート電極WL5、WL6を膜厚1000Å程度のSiO2
膜又はSi3N4膜等の絶縁膜35により絶縁し、不図示のレ
ジスト膜をマスクにして絶縁膜35をRIE等の異方性エッ
チングにより開口し、開口部36を形成する。なお、開口
部36はビット線のコンタクトホールとなる。また、異方
性エッチングに使用するエッチングガスはCF4/O2である
（同図（b1）、（b2））。 さらに、開口部36を設けたSi基板31の全面に膜厚1000
Å程度の不純物イオンを含有したポリSi膜37を減圧CVD
法等により形成し、不図示のレジスト膜をマスクにして
RIE法等によりパターニングする（同図（c1）、
（c2））。 次に本実施例では、パターニングしたポリSi膜37上の
全面に膜厚1000Å程度の耐熱酸化性絶縁膜としてSi3N4
膜38を形成する（同図（d1）、（d2））。 次に、Si3N4膜38を形成したSi基板31の全面に、膜厚1
000Å程度のSiO2膜39と同膜厚の不純物イオンを含有し
たポリSi膜40を順次積層し、さらに同膜厚のSiO2膜40と
不純物イオンを含有したポリSi膜42とを積層し、最上部
にSiO2膜43を形成する。なお、SiO2膜と不純物イオンを
含有したポリSi膜の二層を形成する工程は所望によりＮ
回繰り返して行う（同図（e1）、（e2））。 次いで、不図示のレジスト膜をマスクとして、選択的
にＮ＋１回積層したSiO2膜と、Ｎ回積層したポリSi膜
と、Si3N4膜38と、絶縁膜35とをRIE法等の異方性エッチ
ングにより除去して開口し、開口部44を形成する。な
お、エッチングガスはSiO2膜、Si3N4膜に対してCF4/
O2、ポリSi膜に対してCCl4/O2を用いる（同図（f1）、
（f2））。 さらに開口部44を設けたSiO2膜43の全面に膜厚1000Å
程度の不純物を含有したポリSi膜45を減圧CVD法等によ
り形成する（同図（g1）、（g2））。 その後、不図示のレジスト膜をマスクにしてポリSi膜
45、42、40と、SiO2膜43、41、39とをRIE法等の異方性
エッチングによりパターニングする（同図（h1）、
（h2））。 次にHF（フッ酸）等の等方性エッチングにより、パタ
ーニングしたSiO2膜43、41、とを全面除去し蓄積電極45
aを形成する。なお、ビット線BL4を形成するポリSi膜37
とゲート電極WL5、WL6とを絶縁するSi3N4膜38はHF液に
暴れても、エッチングされない。また蓄積電極45aは断
面樹枝構造となる（同図（i1）、（i2））。また、SiO2
膜39は省略しても構わない。 なお、同図（i1）、（i2）の形成工程後は従来と同様
に蓄積電極45aを熱処理して、SiO2膜等の誘電体膜46を
形成し、その後対向電極47として不純物イオンを含有し
たポリSi膜を全面に形成することにより行ない、そのポ
リSi膜は図に見られるように誘電体膜46を介してビット
線BL4を覆い、しかも断面樹脂状の蓄積電極45aの表面に
沿って入り込むとともに、蓄積電極45aとSi3N4膜38との
間隙にも入り込む。 これにより第４図に示すような転送トランジスタT4と
蓄積容量C4を有するDRAMセルを製造することができる。 このようにして、蓄積電極20a、25a及び45aは先に形
成したビット線BL1、BL2、BL3及びBL4を絶縁する絶縁膜
18、23及び38上に設けられている。これにより蓄積電極
20a、25a及び45aを立体的に形成してもビット線BL1、BL
2、BL3及びBL4のコンタクトホールのアスペクト比を小
さくすることが可能となる。さらに、蓄積電極20a、25a
を立体的積層構造、蓄積電極45aを断面樹枝構造とする
ことにより、蓄積電極面積を増加することができ、従っ
て蓄積容量C4を従来に比べて数倍増加させることが可能
となる。 また、本発明の実施例の製造方法によれば、SiO2膜3
9、41、43と不純物イオンを含有するポリSi膜40、42、4
5とを二層にする工程をＮ回継続することと、該Ｎ回継
続したSiO2膜39、41、43と該ポリSi膜40、42、45とをパ
ターニングして、その後にＮ回継続したSiO2膜39、41、
43のみを等方性エッチングにより除去することにより断
面樹枝構造の蓄積電極45aを形成することが可能とな
る。 〔発明の効果〕 以上説明したように本発明によれば、ビット線上の絶
縁膜と該絶縁膜上の蓄積電極との間の膜を選択的にエッ
チングして間隙を形成した後に、複数のメモリセルに共
通に対向電極電位を供給する導電体よりなり、かつ該絶
縁膜を介して該ビット線を覆うとともに、誘電体膜を介
して該蓄積電極の上面、側面及び下面に対向する対向電
極を形成しているので、蓄積電極の下に回り込んだ対向
電極によりメモリセル・キャパシタの容量値を大幅に増
加することができ、α線入射などによるソフトエラーを
大幅に減少し、ビット線干渉を低減し、DRAMセルのメモ
リ特性の信頼性の向上を図ることができる。従って、高
集積、超微細化に適したDRAMセル等の半導体記憶装置を
製造することが可能になる。
【図面の簡単な説明】
第１図は、第１の参考例に係るDRAMセルの構造図、
第２図は、第２の参考例に係るDRAMセルの構造図、
第３図は、第３の参考例に係るDRAMセルの構造図、
第４図は、本発明の半導体記憶装置の製造方法の実施例
により形成されたDRAMセルの構造図、 第５図は、第１の参考例に係るDRAMセルの製造工程を示
す断面図、 第６図は、第３の参考例に係るDRAMセルの製造工程を示
す断面図、 第７図は、本発明の半導体製記憶装置の製造方法に係る
実施例のDRAMセルの製造工程を示す断面図、 第８図は、従来例に係るDRAMセルの説明図である。 （符号の説明） T,T1〜T4……転送トランジスタ、 C,C1〜C4……蓄積容量、 1,11,31……Si基板（半導体基板）、 2,12,32……フィールド酸化膜、 3,13,33……ドレイン（不純物拡散層）、 4,14,34……ソース（不純物拡散層）、 15……Si3N4膜又はSiO2膜（絶縁膜）、 6,20a,25a,45a……蓄積電極、 7,21,26,46……誘電体膜、 8,22,27,47……対向電極、 ９……PSG膜、 10……ビット線のコンタクトホール、 18,23,35,39,41,43……SiO2膜（絶縁膜）、 38……Si3N4膜（耐熱酸化性絶縁膜）、 17,20,25,37,40,42,45……ポリSi膜（導電体膜）、 19,24……開口部（蓄積電極コンタクト部分）、 16,36……開口部（ソースコンタクト部分）、 WL,WL1〜WL6……ワード線（ゲート電極）、 BL,BL1〜BL4,BL21〜BL23……ビット線。
により形成されたDRAMセルの構造図、 第５図は、第１の参考例に係るDRAMセルの製造工程を示
す断面図、 第６図は、第３の参考例に係るDRAMセルの製造工程を示
す断面図、 第７図は、本発明の半導体製記憶装置の製造方法に係る
実施例のDRAMセルの製造工程を示す断面図、 第８図は、従来例に係るDRAMセルの説明図である。 （符号の説明） T,T1〜T4……転送トランジスタ、 C,C1〜C4……蓄積容量、 1,11,31……Si基板（半導体基板）、 2,12,32……フィールド酸化膜、 3,13,33……ドレイン（不純物拡散層）、 4,14,34……ソース（不純物拡散層）、 15……Si3N4膜又はSiO2膜（絶縁膜）、 6,20a,25a,45a……蓄積電極、 7,21,26,46……誘電体膜、 8,22,27,47……対向電極、 ９……PSG膜、 10……ビット線のコンタクトホール、 18,23,35,39,41,43……SiO2膜（絶縁膜）、 38……Si3N4膜（耐熱酸化性絶縁膜）、 17,20,25,37,40,42,45……ポリSi膜（導電体膜）、 19,24……開口部（蓄積電極コンタクト部分）、 16,36……開口部（ソースコンタクト部分）、 WL,WL1〜WL6……ワード線（ゲート電極）、 BL,BL1〜BL4,BL21〜BL23……ビット線。
Claims (1)
- (57)【特許請求の範囲】 １．一対の不純物拡散層とゲート電極を有する転送トラ
ンジスタと、該転送トランジスタに接続された蓄積容量
とを各々備えた複数のメモリセルを有する半導体記憶装
置の製造方法において、 半導体基板に前記転送トランジスタを形成する工程と、 前記転送トランジスタを覆う第１絶縁膜を形成する工程
と、 前記第１絶縁膜に形成した開口を介して前記一対の不純
物拡散層の一方に接続するビット線を前記第１絶縁膜上
に形成する工程と、 前記ビット線を覆う第２絶縁膜を形成する工程と、 前記第２絶縁膜とは異なる材料の膜で前記第２絶縁膜を
覆う工程と、 開口を介して前記一対の不純物拡散層の他方に接続する
第１導電体膜を前記膜上に形成する工程と、 少なくとも前記第１導電体膜を蓄積電極の形状にパター
ニングする工程と、 前記膜を選択的に除去して前記蓄積電極と前記第２絶縁
膜との間に間隙を形成する工程と、 前記蓄積電極表面に誘電体膜を形成する工程と、 前記間隙内に延在し、前記第２絶縁膜を介して前記ビッ
ト線を覆うとともに、前記誘導体膜を介して前記蓄積電
極の上面、側面及び下面に対向する第２導電体膜を対向
電極として形成する工程と を有することを特徴とする半導体記憶装置の製造方法。 ２．前記膜は酸化シリコン、前記第２絶縁膜は窒化シリ
コン、前記第２導電体膜はシリコンであることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置の製造
方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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