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JP2003142604A - 半導体記憶装置とその製造方法 - Google Patents

半導体記憶装置とその製造方法

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Publication number
JP2003142604A
JP2003142604A JP2001339277A JP2001339277A JP2003142604A JP 2003142604 A JP2003142604 A JP 2003142604A JP 2001339277 A JP2001339277 A JP 2001339277A JP 2001339277 A JP2001339277 A JP 2001339277A JP 2003142604 A JP2003142604 A JP 2003142604A
Authority
JP
Japan
Prior art keywords
trench
forming
insulating film
film
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001339277A
Other languages
English (en)
Inventor
Kenichi Nishikawa
健一 西川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001339277A priority Critical patent/JP2003142604A/ja
Priority to US10/270,520 priority patent/US6727541B2/en
Priority to TW091132372A priority patent/TW569432B/zh
Publication of JP2003142604A publication Critical patent/JP2003142604A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
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    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S257/905—Plural dram cells share common contact or common trench
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
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Abstract

(57)【要約】 【課題】 集積性の高い、良好な電気特性を有する半導
体記憶装置とその製造方法を提供すること。 【解決手段】 半導体基板１中に形成されたトレンチの
下層に、プレート電極（キャパシタ電極拡散層７）、ス
トレージ電極（砒素添加ポリシリコン膜８）、キャパシ
タ絶縁膜（酸化膜８）から構成されるキャパシタを、ト
レンチの上層に、ドレイン領域（Ｎ型拡散層１２）、ソ
ース領域（Ｎ型拡散層２１）、ゲート電極（砒素添加ポ
リシリコン膜１４）から構成されるトランジスタを自己
整合的に配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にＤＲＡＭ等の記憶素子の集積性を向上させた
半導体記憶装置とその製造方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置を構成するトラン
ジスタとキャパシタは以下の様に形成されていた。
【０００３】すなわち、図１５（ａ）に上面図を、
（ｂ）にその破線部に対応する断面図を示すように、ま
ず、Ｐ型半導体基板１０１上に酸化膜１０２を堆積した
後、レジスト膜１０３を形成し、既知のリソグラフィ技
術により、レジスト膜１０３をトレンチパターンに加工
した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）により酸化膜１０２をトレンチパターンに加工
する。
【０００４】そして、図１６に示すように、トレンチを
形成した後、砒素添加酸化膜１０４を堆積し、エッチバ
ックにより半導体基板１０１表面より１μｍの位置まで
エッチング除去し、熱拡散により、プレート電極となる
キャパシタ電極拡散層１０５を形成する。
【０００５】弗酸蒸気処理により選択的に砒素添加酸化
膜１０４を除去した後、図１７に示すように、トレンチ
壁面にキャパシタ絶縁膜となる酸化膜１０６を形成し、
砒素添加ポリシリコン１０７を堆積した後、これをエッ
チバックにより半導体基板１０１表面より１μｍの位置
までエッチング除去し、さらに酸化膜１０８をトレンチ
壁面に形成した後、エッチバックにより酸化膜１０６、
１０８を半導体基板表面より３００ｎｍまでエッチング
除去し、さらに砒素添加ポリシリコン膜１０９を堆積
し、エッチバック技術により半導体基板表面より５０ｎ
ｍの位置までエッチング除去する。そして、熱拡散によ
りこの砒素添加ポリシリコン膜１０９中の砒素をＰ型半
導体基板１０１中に拡散させ、ソース／ドレイン領域と
なるＮ型拡散層１１０を形成し、トレンチキャパシタ構
造を形成する。
【０００６】次いで、図１８（ａ）に上面図を、（ｂ）
にその破線部に対応する断面図を示すように、レジスト
膜１１１を形成し、パターニングした後、ＲＩＥによ
り、酸化膜１０２とトレンチの一部、半導体基板１０１
を除去し、さらに、レジスト膜１１１をアッシング除去
し、図１９に示すように、酸化膜１１２を堆積した後、
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）により半導体基板１０１表面まで研
磨し、トレンチとオーバーラップするように形成された
酸化膜１１２により素子分離する。
【０００７】さらに、図２０（ａ）に上面図を、（ｂ）
にその破線部に対応する断面図を示すように、半導体基
板１０１表面にゲート絶縁膜となる酸化膜１１３を形成
し、砒素添加ポリシリコン膜１１４、ＷＳｉ膜１１５、
ＳｉＮ膜１１６を順次形成し、この上にレジスト膜１１
７を形成し、ワード線パターンに加工した後、ＲＩＥに
よりＳｉＮ膜１１６、ＷＳｉ膜１１５、砒素添加ポリシ
リコン膜１１４を順次加工し、ゲート電極となる砒素添
加ポリシリコン膜１１４、ＷＳｉ膜１１５の複合膜から
なるワード線と、その上部を覆うＳｉＮ膜１１６からな
る絶縁膜を形成する。
【０００８】ワード線パターンのレジスト膜１１７をア
ッシング除去後、図２１（ａ）に上面図を、（ｂ）にそ
の破線部に対応する断面図を示すように、ＳｉＮ膜１１
８を堆積し、ＲＩＥにより砒素添加ポリシリコン膜１１
４／ＷＳｉ膜１１５／ＳｉＮ膜１１６側壁にスペーサ構
造を形成した後、砒素をイオン注入し、ソース／ドレイ
ン領域となるＮ型拡散層１１９を形成する。そしてＢＰ
ＳＧ膜１２０を堆積、リフローし、この上にレジスト膜
１２１を形成し、コンタクトパターンに加工した後、Ｒ
ＩＥによりＢＰＳＧ膜１２０、ゲート絶縁膜１１３を除
去し、ソース／ドレイン領域（Ｎ型拡散層１１９）上に
コンタクトホールを形成する。
【０００９】コンタクトパターンのレジスト膜１２１を
アッシング除去後、図２２（ａ）に上面図を、（ｂ）に
その破線部に対応する断面図を示すように、砒素添加ポ
リシリコン膜１２２を堆積し、コンタクトホール中ＢＰ
ＳＧ膜１２０表面より３００ｎｍの位置までエッチバッ
クし、この上にレジスト膜１２３を形成し、ビット線パ
ターンに加工した後、ＲＩＥにより選択的にＢＰＳＧ膜
１２０を表面から３００ｎｍの位置まで加工し、ビット
線パターンの溝を形成する。
【００１０】ビット線パターンのレジスト膜１２３をア
ッシング除去後、図２３（ａ）に上面図を、（ｂ）にそ
の破線部に対応する断面図を示すように、ダマシン技術
により、ビット線パターンの溝中にチタン膜１２４、タ
ングステン膜１２５を順次形成、ＣＭＰにより平坦化
し、ワード線とビット線に接続するトランジスタとトレ
ンチキャパシタを備えたＤＲＡＭの記憶素子を形成す
る。
【００１１】このように形成された記憶素子において、
トレンチキャパシタとワード線とは、夫々のパターンに
より加工するため、合わせズレが生じてしまう。従っ
て、合わせズレを考慮してマージンを取って設計する必
要がある。また、ゲート絶縁膜が半導体基板表面に形成
されているため、微細化を進めると、チャネル長が短く
なることにより、閾値電圧を制御できなくなるショート
チャネル特性の問題が発生するため、高集積化を図る上
での限界があった。
【００１２】さらに、合わせズレにより、トレンチキャ
パシタのＮ型拡散層が、トランジスタのソース（又はド
レイン）領域下に入り込み、拡散層の長さが変わること
から抵抗値が変動したり、さらにずれてソース領域中チ
ャネル直下まで廻り込むと、ショートチャネル特性の問
題や、合わせズレにより各セルがビットラインコンタク
トを中心に対称に形成されず、記憶素子間における電気
特性上のアンバランスが発生するという問題があった。
【００１３】
【発明が解決しようとする課題】この様に、従来は、ト
レンチキャパシタとワード線の合わせズレが発生するた
め、高集積化が阻害され、さらに電気特性上の変動、劣
化のみならず記憶素子間のアンバランスが生じるという
問題があった。
【００１４】従って本発明は、このような従来の半導体
記憶装置における欠点を取り除き、集積性が向上し、良
好な電気特性を有する半導体記憶装置と、その製造方法
を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型の半導体基板中に形成されたトレンチを
有し、前記トレンチの下層にキャパシタを、上層に自己
整合的にトランジスタを配置したことを特徴とするもの
である。
【００１６】また、本発明の半導体記憶装置において
は、前記キャパシタは、前記トレンチ外周に形成される
第2導電型の拡散層からなるプレート電極と、前記トレ
ンチ壁面に形成されるキャパシタ絶縁膜と、前記トレン
チ内部に形成されるストレージ電極を備え、前記トラン
ジスタは、前記トレンチ外周に形成される第2導電型の
拡散層からなるソース領域及びドレイン領域と、少なく
とも一部が前記トレンチ壁面に形成されるゲート絶縁膜
と、少なくとも一部が前記トレンチ内部に形成されるゲ
ート電極とを備えることを特徴とする。
【００１７】さらに、本発明の半導体記憶装置の製造方
法は、半導体基板上に所定のマスクを形成する工程と、
前記マスクを用いてトレンチを形成する工程と、前記ト
レンチにキャパシタを形成する工程と、前記マスクを用
いて前記キャパシタ上層に自己整合的にゲート電極を形
成してトランジスタを形成する工程を具備することを特
徴とするものである。
【００１８】また、本発明の半導体記憶装置の製造方法
は、第1導電型の半導体基板上に第1の絶縁膜、第2の絶
縁膜を順次形成する工程と、前記第2の絶縁膜を、第1の
ストレートパターンに加工する工程と、前記第1のスト
レートパターンと直交する第2のストレートパターンの
マスクと、加工された前記第2の絶縁膜からなるマスク
を用いて、前記第1の絶縁膜を加工するとともに、前記
半導体基板中にトレンチを形成する工程と、前記トレン
チ下部の外周に第2導電型の拡散層からなるプレート電
極を形成する工程と、前記トレンチ下部壁面にキャパシ
タ絶縁膜を形成する工程と、前記トレンチ下部の内部に
ストレージ電極を形成する工程と、前記ストレージ電極
上部の前記トレンチ側壁に第3の絶縁膜を形成する工程
と、前記第3の絶縁膜上部の前記トレンチ外周に第2導電
型の拡散層からなり、前記ストレージ電極と電気的に接
続するドレイン領域を形成する工程と、前記第3の絶縁
膜上層の前記トレンチ壁面にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜の内部及び上層に、加工された
前記第2の絶縁膜からなるマスクを用いて自己整合的に
ゲート電極を形成する工程と、前記ゲート電極と電気的
に絶縁され、前記半導体基板に達するコンタクトを形成
するとともに、前記コンタクトに接する前記半導体基板
表面に第2導電型の拡散層からなるソース領域を形成す
る工程を具備することを特徴とするものである。
【００１９】
【発明の実施の形態】以下本発明の実施形態について、
図１〜１４を参照して説明する。
【００２０】まず、図１（ａ）に上面図を、（ｂ）にそ
の破線部に対応する断面図を示すように、Ｐ型半導体基
板１上に熱酸化により酸化膜２を２００ｎｍ形成し、こ
の上にプラズマＣＶＤによりボロン添加酸化膜３を４０
０ｎｍ堆積した後、レジスト膜４を８００ｎｍ形成し、
既知のリソグラフィ技術によりレジスト膜４をワード線
パターンに加工する。このとき、パターンの幅（ｄ）、
パターンの間（ｄ'）は夫々２００ｎｍとする。そし
て、ＲＩＥによりボロン添加酸化膜３をワード線パター
ンに加工する。
【００２１】次に、図２（ａ）に上面図を、（ｂ）にそ
の破線部に対応する断面図を示すように、ワード線パタ
ーンに加工されたレジスト膜４をアッシングにより除去
した後、同様にレジスト膜５を形成し、ワード線パター
ンと直交するストレートパターンに加工する。このと
き、パターンの幅（ｄ）、パターンの間（ｄ'）は夫々
２００ｎｍとする。
【００２２】そして、図３（ａ）に上面図を、（ｂ）に
その破線部に対応する断面図を示すように、先にワード
線パターンに加工したボロン添加酸化膜３と、これと直
交するストレートパターンに加工したレジスト膜５とを
マスクとして、ＲＩＥにより酸化膜２と半導体基板１を
加工して、深さ５μｍのトレンチを形成したのち、レジ
スト膜５をアッシング除去する。
【００２３】次いで、全面にＣＶＤにより砒素添加酸化
膜６を２００ｎｍ堆積し、トレンチ内に埋め込み、これ
をキャパシタ形成予定位置となる基板表面より２μｍの
位置まで、弗酸雰囲気処理によりエッチバックし、９０
０℃以上で砒素を熱拡散することにより、図４に示すよ
うにプレート電極となるＮ型キャパシタ電極拡散層７を
形成する。
【００２４】そして、トレンチ内の砒素添加酸化膜６
を、弗酸雰囲気処理により選択的に除去し、熱酸化によ
りキャパシタ絶縁膜となる酸化膜８を１０ｎｍ形成し、
さらにＣＶＤにより砒素添加ポリシリコン膜９を２００
ｎｍ堆積し、トレンチ内に埋め込み、これをキャパシタ
形成予定位置となる基板表面より２μｍの位置まで選択
的にＲＩＥによりエッチバックすることにより、図５に
示すようにストレージ電極となる砒素添加ポリシリコン
膜９を形成する。
【００２５】さらに、図６に示すように、２００ｎｍφ
のトレンチを塞がないように、酸化膜１０をＣＶＤによ
り３０ｎｍ堆積し、先に形成した酸化膜８とともに、Ｒ
ＩＥにより基板表面より１．３μｍの位置までエッチバ
ックする。
【００２６】これに、図７に示すように、ＣＶＤにより
砒素添加ポリシリコン膜１１を２００ｎｍ堆積し、ＲＩ
Ｅにより基板表面より１．０μｍの位置までエッチバッ
クし、熱拡散によりこの砒素添加ポリシリコン膜１１中
の砒素をＰ型半導体基板１中に拡散させ、トランジスタ
のドレイン領域となるＮ型拡散層１２を形成する。
【００２７】次いで、図８に示すように、熱酸化により
砒素添加ポリシリコン膜１１上及びトレンチ壁面に酸化
膜１３を１０ｎｍ形成し、さらにＣＶＤにより、砒素添
加ポリシリコン膜１４を堆積する。
【００２８】そして、図９（ａ）に上面図を、（ｂ）に
その破線部に対応する断面図を示すように、この砒素添
加ポリシリコン膜１４をＲＩＥにより酸化膜2表面より
５０ｎｍ高い位置までエッチバックした後、ダマシン技
術により、先ずＣＶＤによりＷＳｉ膜１５を２００ｎｍ
堆積し、これをＲＩＥにより膜厚５０ｎｍまでエッチバ
ックし、さらに、ＣＶＤによりＳｉＮ膜１６を２００ｎ
ｍ堆積し、ＣＭＰによりボロン添加酸化膜３表面まで平
坦化することにより、ゲート電極となる砒素添加ポリシ
リコン膜１４とＷＳｉ膜１５の複合膜からなるワード線
と、その上部を覆うＳｉＮ膜１６からなる絶縁膜を形成
する。
【００２９】次いで、弗酸処理液により、ボロン添加酸
化膜３を除去し、図１０に示すように、ＣＶＤにより全
面にＳｉＮ膜１７を３０ｎｍ堆積した後、ＲＩＥにより
絶縁膜２上のＳｉＮ膜を除去し、壁面に絶縁膜となるＳ
ｉＮ膜１７を形成する。
【００３０】そして、図１１（ａ）に上面図を、（ｂ）
にその破線部に対応する断面図を示すように、この上に
ＣＶＤによりＢＰＳＧ膜１８を４００ｎｍ堆積後、リフ
ローし、さらにレジスト膜１９を形成して、コンタクト
パターンに加工する。これをＲＩＥによりＢＰＳＧ膜１
８及び酸化膜２を加工し、コンタクトホールを形成す
る。
【００３１】コンタクトパターンに加工されたレジスト
膜１９をアッシング除去し、図１２に示すように、全面
に砒素添加ポリシリコン膜２０を３００ｎｍ堆積した
後、ＲＩＥによりＢＰＳＧ膜１８表面より３００ｎｍの
位置までエッチバックし、熱拡散によりこの砒素添加ポ
リシリコン膜２０中の砒素をＰ型半導体基板１中に拡散
させ、トランジスタのソース領域となるＮ型拡散層２１
を形成する。
【００３２】さらに、図１３（ａ）に上面図を、（ｂ）
にその破線部に対応する断面図を示すように、レジスト
膜２２を形成し、ワード線と直交するビット線パターン
に加工する。このとき、パターンの幅（ｄ）、パターン
の間（ｄ'）は夫々２００ｎｍとする。そして、ＲＩＥ
により選択的にＢＰＳＧ膜１８を３００ｎｍエッチング
除去し、ビット線パターンの溝を形成する。
【００３３】ビット線パターンに加工されたレジスト膜
２２をアッシング除去した後、図１４（ａ）に上面図
を、（ｂ）にその破線部に対応する断面図を示すよう
に、ダマシン技術により、先ずスパッタによりチタン膜
２３を３００ｎｍ堆積、さらにＣＶＤによりタングステ
ン膜２４を２００ｎｍ堆積し、ＣＭＰによりＢＰＳＧ膜
１８表面まで平坦化することにより、溝中にチタン膜２
３／タングステン膜２４からなるビット線を形成し、半
導体基板内に形成されたトレンチ下層にキャパシタ、上
層にトランジスタの配置された半導体記憶装置の各記憶
素子が構成される。
【００３４】このようにして形成された半導体記憶装置
において、キャパシタは、プレート電極（キャパシタ電
極拡散層７）、ストレージ電極（砒素添加ポリシリコン
膜８）、キャパシタ絶縁膜（酸化膜８）から構成されて
いる。そしてトランジスタは、ドレイン領域（Ｎ型拡散
層１２）、ソース領域（Ｎ型拡散層２１）、ゲート電極
（砒素添加ポリシリコン膜１４）から構成されている。
【００３５】トランジスタのドレイン領域は、コンタク
ト（砒素添加ポリシリコン１１）を介してストレージ電
極と電気的に接続し、プレート電極とは酸化膜１０によ
り電気的に絶縁されている。また、ソース領域は、ビッ
ト線（チタン膜２３／タングステン膜２４）と、コンタ
クト（砒素添加ポリシリコン膜２０）を介して電気的に
接続されている。そして、ゲート電極は、ＷＳｉ膜とと
もにワード線を構成する。
【００３６】各記憶素子は、酸化膜２により素子分離さ
れており、プレート電極において、他の記憶素子と電気
的に接続し、同電位が得られる。
【００３７】このようにして構成される半導体記憶装置
において、トレンチを形成する際のマスクとなるボロン
添加酸化膜３が、ワード線の位置決めにも用いられるこ
とから、トレンチとワード線は自己整合的に形成される
ことになり、合わせズレマージンを取る必要がなくなる
とともに、セル面積自体も縮小できるので、１記憶素子
単位であるトレンチを、従来の８Ｆ２から４Ｆ２に配置
することができ、集積度の向上を図ることができる。
【００３８】そして、トランジスタとキャパシタを共に
トレンチ内に配置したことにより、トランジスタのゲー
トを深さ方向に取ることができ、高集積化の上でショー
トチャネル特性の問題を考慮する必要がなくなる。
【００３９】また、各記憶素子は、ビット線コンタクト
（砒素添加ポリシリコン膜２０）を中心に対称に形成さ
れておリ、合わせズレにより生じていた、記憶素子間に
おける電気特性上のアンバランスも発生することなく、
良好な電気特性を得ることができる。
【００４０】
【発明の効果】本発明によれば、集積性の高い、良好な
電気特性を有する半導体記憶装置とその製造方法を提供
することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の製造工程を示す図。
【図２】本発明の半導体記憶装置の製造工程を示す図。
【図３】本発明の半導体記憶装置の製造工程を示す図。
【図４】本発明の半導体記憶装置の製造工程を示す図。
【図５】本発明の半導体記憶装置の製造工程を示す図。
【図６】本発明の半導体記憶装置の製造工程を示す図。
【図７】本発明の半導体記憶装置の製造工程を示す図。
【図８】本発明の半導体記憶装置の製造工程を示す図。
【図９】本発明の半導体記憶装置の製造工程を示す図。
【図１０】本発明の半導体記憶装置の製造工程を示す
図。
【図１１】本発明の半導体記憶装置の製造工程を示す
図。
【図１２】本発明の半導体記憶装置の製造工程を示す
図。
【図１３】本発明の半導体記憶装置の製造工程を示す
図。
【図１４】本発明の半導体記憶装置の製造工程を示す
図。
【図１５】従来の半導体記憶装置の製造工程を示す図。
【図１６】従来の半導体記憶装置の製造工程を示す図。
【図１７】従来の半導体記憶装置の製造工程を示す図。
【図１８】従来の半導体記憶装置の製造工程を示す図。
【図１９】従来の半導体記憶装置の製造工程を示す図。
【図２０】従来の半導体記憶装置の製造工程を示す図。
【図２１】従来の半導体記憶装置の製造工程を示す図。
【図２２】従来の半導体記憶装置の製造工程を示す図。
【図２３】従来の半導体記憶装置の製造工程を示す図。
【符号の説明】
１、１０１ 半導体基板 ２、８、１０、１３、１０２、１０６、１０８、１１
２、１１３ 酸化膜 ３ ボロン添加酸化膜 ４、５、１９、２２、１０３、１１１、１１７、１２
１、１２３ レジスト膜 ６、１０４ 砒素添加酸化膜 ７、１０５ キャパシタ電極拡散層 ９、１１、１４、２０、１０７、１０９、１１４、１２
２ 砒素添加ポリシリコン膜 １２、２１、１１０、１１９ Ｎ型拡散層 １５、１１５ ＷＳｉ膜 １６、１７、１１６、１１８ ＳｉＮ膜 １８、１２０ ＢＰＳＧ膜 ２３、１２４ チタン膜 ２４、１２５ タングステン膜

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板中に形成された
    トレンチを有し、前記トレンチの下層にキャパシタを、
    上層に自己整合的にトランジスタを配置したことを特徴
    とする半導体記憶装置。
  2. 【請求項２】 前記キャパシタは、前記トレンチ外周に
    形成される第2導電型の拡散層からなるプレート電極
    と、前記トレンチ壁面に形成されるキャパシタ絶縁膜
    と、前記トレンチ内部に形成されるストレージ電極を備
    え、前記トランジスタは、前記トレンチ外周に形成され
    る第2導電型の拡散層からなるソース領域及びドレイン
    領域と、少なくとも一部が前記トレンチ壁面に形成され
    るゲート絶縁膜と、少なくとも一部が前記トレンチ内部
    に形成されるゲート電極とを備えることを特徴とする請
    求項1記載の半導体記憶装置。
  3. 【請求項３】 半導体基板上に所定のマスクを形成する
    工程と、 前記マスクを用いてトレンチを形成する工程と、 前記トレンチにキャパシタを形成する工程と、 前記マスクを用いて前記キャパシタ上層に自己整合的に
    ゲート電極を形成してトランジスタを形成する工程を具
    備することを特徴とする半導体記憶装置の製造方法。
  4. 【請求項４】 第1導電型の半導体基板上に第1の絶縁
    膜、第2の絶縁膜を順次形成する工程と、 前記第2の絶縁膜を、第1のストレートパターンに加工す
    る工程と、 前記第1のストレートパターンと直交する第2のストレー
    トパターンのマスクと、加工された前記第2の絶縁膜か
    らなるマスクを用いて、前記第1の絶縁膜を加工すると
    ともに、前記半導体基板中にトレンチを形成する工程
    と、 前記トレンチ下部の外周に第2導電型の拡散層からなる
    プレート電極を形成する工程と、 前記トレンチ下部壁面にキャパシタ絶縁膜を形成する工
    程と、 前記トレンチ下部の内部にストレージ電極を形成する工
    程と、 前記ストレージ電極上部の前記トレンチ側壁に第3の絶
    縁膜を形成する工程と、 前記第3の絶縁膜上部の前記トレンチ外周に第2導電型の
    拡散層からなり、前記ストレージ電極と電気的に接続す
    るドレイン領域を形成する工程と、 前記第3の絶縁膜上層の前記トレンチ壁面にゲート絶縁
    膜を形成する工程と、 前記ゲート絶縁膜の内部及び上層に、加工された前記第
    2の絶縁膜からなるマスクを用いて自己整合的にゲート
    電極を形成する工程と、 前記ゲート電極と電気的に絶縁され、前記半導体基板に
    達するコンタクトを形成するとともに、前記コンタクト
    に接する前記半導体基板表面に第2導電型の拡散層から
    なるソース領域を形成する工程を具備することを特徴と
    する半導体記憶装置の製造方法。
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