JPH02205355A

JPH02205355A - 半導体集積回路装置

Info

Publication number: JPH02205355A
Application number: JP2517489A
Authority: JP
Inventors: Masahiro Ouchi; 大内　雅弘
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1990-08-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体集積回路装置に関し、特に、入出力ボ
ンディングパッドに接続される静電保護素子を備えた半
導体集積回路装置に関する。

［従来の技術］半導体集積回路装置（以下、ＩＣと略す）の外部から印
加される静電気からＩＣを保護するために、各種の静電
保護素子が入力または出力端子と最高電位（ＶＣＣ＞お
よび／または最低電位（ＶＥＲ）との間に挿入される。

この保護素子は、Ｐ−Ｎ接合を用いたダイオードが最も
一般的であって、このダイオードは、ＩＣの実動作時に
は逆バイアスになるように挿入される。

第４図にバイポーラＩＣの従来の代表的な静電保護素子
の平面図を示す、同図に示すように、従来例では静電保
護素子形成領域４１がボンディングパッド４４とは別の
位置でその近傍にレイアウトされ、第１のダイオード゛
のＮ型領域４２が最高電位ＶＣＣに接続され、また第２
のダイオードのＰ型領域４５ａが最低電位■ＥＥに接続
される。

そして、第１のダイオードのＰ型領域４５と第２のダイ
オードのＮ型領域４２ａとは、入力または出力信号用ボ
ンディングパッド４４に接続されていた。

［発明が解決しようとする問題点］上述した従来の静電保護素子の配置では、静電保護素子
がボンディングパッドとは別の場所にレイアウトされて
いなので、少なくとも静電保護素子形成領域として最低
限必要な面積をＩＣ上に確保する必要があった。実際の
静電保護素子の面積としては、およそ１００〜１５０μ
口程度必要であるから、特に、チップサイズの小さいＩ
Ｃに多数の静電保護素子を収容するときには、この静電
保護素子の収容領域を確保することが難しいという問題
点があった。また、静電保護素子には２本乃至３本の配
線が接続されるが、従来例においてはこれら配線のため
の領域も確保しなければならなかったので、その分他の
配線の自由度が犠牲となった。

［問題点を解決するための手段］本発明の半導体集積回路装置は、第１導電型半導体基板
上に形成された第２導電型埋込み層と、前記第２導電型
埋込み層の上に形成された第１導電型領域と、前記第１
導電型領域上に形成された絶縁膜と、前記第２導電型埋
込み層と前記第１導電型領域の真上に前記絶縁膜を介し
て配置されたボンディングパッドとを具備するものであ
って、前記ボンディングパッドは前記絶縁膜の前記ボン
ディングパッドの周辺部に形成された開孔を介して前記
第１導電型領域と接続され、前記第２導電型埋込み層は
前記、ボンディングパッドの近傍において導電層と接続
されている。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示す断面図である。同図
において、Ｐ型半導体基板１の上にＮ型埋込み層２が拡
散され、その上にＮ型エピタキシャル層３が形成されて
いる。このＮ型エピタキシャル層３内には、ポリシリコ
ン４からの熱拡散により形成されたＰ型領域５が設けら
れ、丈な各領域は、ロコス酸化膜６により他から分離さ
れている。Ｐ型領域５の周辺部にはコンタクト孔からＰ
型不純物を拡散して形成されたＰ型領域コンタクト領域
７が設けられている。Ｎ型埋込み層２は、コンタクト孔
から拡散されたＮ型不純物によりＮ型半導体になったＮ
型埋込み層取出し領域８と接続されている。

Ｐ型領域コンタクト領域７は、第１層アルミニウム１３
および絶縁膜１１に形成されたスルーホールを介して第
２層アルミニウム９に接続されている。第２層アルミニ
ウム９のカバー膜１２で被覆されていない部分がボンデ
ィングパッド１４となされている。Ｎ型埋込み層２は、
Ｎ型埋込み層取出し領域８を介して第１層アルミニウム
１０に接続されている。

このような構造にすることにより、ボンディングパッド
１４は、その直下にこれとほぼ同じ大きさの静電保護用
ダイオードを収容することができる。そして、Ｐ型領域
コンタクト領域７と第１層アルミニウム１３とのコンタ
クトおよび第１層アルミニウム１３と第２層アルミニウ
ム９とのコンタクトは、ボンディングパッドの周辺でと
っているので、ボンディングがなされる部分は平坦にな
っている。また、ボンディングパッド１４の直下は、比
較的厚い絶縁膜１１でポリシリコン４およびＰ壁領域５
と絶縁されているので、ボンディングパッドが大きな寄
生容量をもつことはない。

第２図は、第１図を上から見た平面図である。

同図において示されるように、第１層アルミニウム１３
は、はぼ正方形の枠形となってボンディングパッド１４
の周辺部に配置されている。１２ａは、カバー膜１２に
形成された開口の縁部であって、この縁部１２ａの内側
で第１層アルミニウム１０と第２層アルミニウム９とが
露出しており、第１層アルミニウム１０の露出部分は最
高電位ＶＣＣに接続するために用いられ、また、第２層
アルミニウム９の露出部分は、前述のようにボンディン
グパッド１４として用いられる。

第３図は、本実施例による静電保護素子の使用状態を示
す回路図である。同図において、Ａが本実施例による静
電保護素子であり、Ｂが被保護回路である。

本実施例によれば、Ａで示した保護素子がほぼボンディ
ングパッドの大きさと同じ大きさでその直下に形成され
ているので、素子のために特別の場所を確保する必要は
なく、単に素子を接続するための場所（第１層アルミニ
ウム１０で示した場所）を確保するのみでよい。

第４図は、本発明の他の実施例を示す断面図である。こ
の実施例では、先の実施例の保護素子（以下、第１のダ
イオードという）の近傍に第１のダイオードと同様の構
造の保護素子（以下、第２のダイオードという）が配置
されている。この実施例において、第１のダイオードの
Ｐ型頭域コンタクト領域７に接続された第１層アルミニ
ウム１３ｂは、第２のダイオード側まで引き延ばされ、
そこで第２のダイオードのＮｆｉ埋込み層２ａとＮ型埋
込み層取出し領域８ａを介して接続されている。また、
第２のダイオードのＰ型頭域５ａは、Ｐ型頭域コンタク
ト領域７ａ、第１層アルミニウム１３ａを介して第２層
アルミニウム９ａと接続される。第２層アルミニウム９
ａは、ここで最低電位ＶＥＥに接続された配線と接続さ
れる。

第５図は、この実施例の保護素子の使用状態を示す回路
図であって、Ａが本実施例による静電保護素子であり、
Ｂが被保護回路である。

この実施例では、第２のダイオードは、ボンディングパ
ッドとは別の位置に形成されているものの、第１のダイ
オードはボンディングパッドの直下に配置されている。

したがって、本実施例によれば、保護素子を形成するた
めに要する面積は従来例の約半分で済む。

なお、保護素子と最高電位（ＶＣＣ）または最低電位（
ＶＥＲ）電源との接続は、第１層アルミニウムを介して
第２層アルミニウムによって行うこともできるが、第１
層アルミニウムによって直接行ってもよい。

［発明の効果］以上説明したように、本発明は、ボンディングパッドの
直下にＮ型領域およびＰ型頭域からなるダイオードを配
置し、このダイオードとボンディングパッドとの接続は
ボンディングパッドの周辺部で行うものであるので、本
発明によれば静電保護素子のために確保しなければなら
ない領域が格段に小さくなり、また、保護素子とボンデ
ィングパッドとがその下部において直接接続されている
のでボンディングパッド付近における他の配線の自由度
が増す、さらに、ボンディングパッドは、その周辺部に
おいて、保護素子と接続されているので、ボンディング
パッドのボンディングがなされる部分の平坦性は維持さ
れ、良好なボンディング性が確保される。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す断面図、第２図は、
第１図の平面図、第３図は、第１図の実施例の素子の使
用状態を示す回路図、第４図は、本発明の他の実施例を
示す断面図、第５図は、第４図の実施例の素子の使用状
態を示す回路図、第６図は、従来例を示す平面図である
。１・・・Ｐ型半導体基板、　２．２ａ・・・Ｎ型埋込み
層、　３・・・Ｎ型エピタキシャル層、　４・・・ポリ
シリコン、　５．５ａ・・・Ｐ型頭域、　６・・・ロコ
ス酸化膜、　７．７ａ・・・Ｐ型頭域コンタクト領域、
８．８ａ・・・Ｎ型埋込み層取出し領域、　９．９ａ・
・・第２層アルミニウム、　１０．１３．１３ａ、１３
ｂ・・・第１層アルミニウム、　１１・・・絶縁膜、１
２・・・カバー膜、　　１４・・・ボンディングパッド
、Ａ・・・静電保護素子、　Ｂ・・・被保護回路。

Claims

【特許請求の範囲】

（１）第１導電型半導体基板上に形成された第２導電型
埋込み層と、前記第２導電型埋込み層の上に形成された
第１導電型領域と、前記第１導電型領域上に形成された
絶縁膜と、前記第２導電型埋込み層と前記第１導電型領
域の真上に前記絶縁膜を介して配置されたボンディング
パッドとを具備する半導体集積回路装置において、前記
ボンディングパッドは前記絶縁膜の前記ボンディングパ
ッドの周辺部に形成された開孔を介して前記第１導電型
領域と接続され、前記第２導電型埋込み層は前記ボンデ
ィングパッドの近傍において導電層と接続されているこ
とを特徴とする半導体集積回路装置。
（２）第１導電型半導体基板上に形成された第２導電型
埋込み層と、前記第２導電型埋込み層の上に形成された
第１導電型領域と、前記第１導電型領域上に形成された
絶縁膜と、前記第２導電型埋込み層と前記第１導電型領
域の真上に前記絶縁膜を介して配置されたボンディング
パッドと、前記ボンディングパッドの近傍に設けられた
ダイオード素子とを具備する半導体集積回路装置におい
て、前記ボンディングパッドは前記絶縁膜の前記ボンデ
ィングパッドの周辺部に形成された開孔を介して前記第
１導電型領域と接続され、前記ダイオードの第２導電型
領域は前記ボンディングパッドに接続されかつ前記ダイ
オードの第１導電型領域および前記第２導電型埋込み層
はそれぞれ前記ボンディングパッドの近傍において導電
層と接続されていることを特徴とする半導体集積回路装
置。