JPH0215142B2 - - Google Patents

Description

【発明の詳細な説明】

発明の属する技術分野 本発明は、到来チヤンネル中にブロツクとして
現れるフレーム識別ワードを用いて時分割多重信
号をビツト同期させて４つの出チヤンネルに多重
分離するための装置であつて、 該装置は多重分離回路、第２のメモリおよび該
第２のメモリに後置接続されているチヤンネル分
配器を伝送路中に有し、さらに該第２のメモリと
該チヤンネル分配器との間の制御路中にデコーダ
を有している、時分割多重信号をビツト同期して
多重分離するための装置に関する。 上記のような装置は、雑誌「Telcom−
Report」２号（1979）の特別号「Digital
Transmission」の第59頁〜第64頁に139Mbit／
ｓまでのビツト速度に対する装置が記述されてお
り、既に公知である。 従来、直−並列変換はシフト・レジスタを用い
て、データを順次該レジスタに書き込み、書き込
みクロツクの整数倍にあたる時点で並列に読出し
ていた。西独特許第2856565号明細書には、実際
に使用可能な多重分離装置が記述されている。用
いられるメモリ要素のデータ認識時間（セツト・
アツプ時間およびホールド時間）は、分割される
べき直列時間多重信号のビツト長に対して充分に
短くなければならないので、例えば、565Mbit／
ｓのビツト列では、相応に高い損失を有する非常
に高速のフリツプ・フロツプが必要である。 上に引用した雑誌の記述からも明らかなよう
に、同期は多重分離装置の入力側で行われてい
た。しかしながら、565Mbit／ｓの時分割多重信
号のビツト列では、速度に関連した問題が生じて
いる。 発明の目的 本発明の課題は、高いビツト列に適しており、
そしてイエローブツク第巻、第219頁ないし第
220頁（Fascicle．３、Rec.G922、3.4節）によ
るCCITT勧告を満足させる同期形多重分離装置
を提供することにある。さらに本発明は、多重分
離装置の可能な限り大きな部分を、ECL（エミツ
タ結合論理）技術を用いて集積回路（ゲート・ア
レイ）として実現可能にしようとするものであ
る。 上に引用したCCITT勧告によれば、フレーム
識別ワードが４回逐次認識されなかつた場合に始
めてチヤンネル割当てを変更してもよいとしてい
る。 換言すれば本発明は、ブロツクとして現れるフ
レーム識別ワードを有し、例えば565Mbit／ｓの
ように非常に高速なビツト・レートの時分割多重
信号をビツト同期して多重分離するための装置を
対象としている。 発明の構成 本発明によれば上記の課題は、冒頭に述べた形
式の装置を前提として以下の構成により解決され
ている。 即ち、多重分離回路として、時分割多重信号の
１ビツト長さの信号走行時間を有する３個の導体
要素から構成された連鎖回路を設け、 さらに前記連鎖回路の入力端かまたはそれぞれ
１つの導体要素の出力端と接続された入力端を有
する４個のＤフリツプ・フロツプから成る第１の
メモリが後置接続されており、 さらに第２のメモリにおいて、12桁のフレーム
識別ワードを処理するために第１のチヤンネルに
４つのＤフリツプ・フロツプが、第２のチヤンネ
ルに４つのＤフリツプ・フロツプが、第３のチヤ
ンネルに４つのＤフリツプ・フロツプが、そして
第４のチヤンネルに３つのＤフリツプ・フロツプ
が縦続接続されており、この場合、前記第１のチ
ヤンネルにおいては第３のＤフリツプ・フロツプ
に、前記第２、第３および第４のチヤンネルにお
いては第２のＤフリツプ・フロツプに出力端が
使用されるようにし、他方残りのＤフリツプ・フ
ロツプではＱ出力端が接続されており、 前記第２のメモリとチヤンネル分配器との間
に、各チヤンネルにそれぞれ１つのＤフリツプ・
フロツプを有する第３のメモリが設けられてお
り、 さらにチヤンネル分配器において、１つの制御
コード・ワードに対しそれぞれ２つの入力端を有
する４つのマルチプレクサを設け、 さらに第１のマルチプレクサにおいてはその第
１の入力端を第３のメモリの第３のチヤンネルの
Ｄフリツプ・フロツプのＱ出力端と接続し、第２
の入力端を同第２のチヤンネルのＤフリツプ・フ
ロツプのＱ出力端と接続し、第３の入力端を同第
１のチヤンネルのＤフリツプ・フロツプのＱ出力
端と接続し、そして第４の入力端を同第４のチヤ
ンネルのＤフリツプ・フロツプのＱ出力端と接続
し、 第２のマルチプレクサにおいてはその第１の入
力端を第３のメモリの第２のチヤンネルのＤフリ
ツプ・フロツプのＱ出力端と接続し、第２の入力
端を同第１のチヤンネルのＤフリツプ・フロツプ
のＱ出力端と接続し、第３の入力端を同第４のチ
ヤンネルのＤフリツプ・フロツプの出力端と接続
し、そして第４の入力端を第２のメモリの第２の
チヤンネルの最後のＤフリツプ・フロツプのＱ出
力端と接続し、 第３のマルチプレクサにおいてはその第１の入
力端を第３のメモリの第１のチヤンネルのＤフリ
ツプ・フロツプのＱ出力端と接続し、第２の入力
端を同第４のチヤンネルのＤフリツプ・フロツプ
のＱ出力端と接続し、第３の入力端を第２のメモ
リの第３のチヤンネルの最後のＤフリツプ・フロ
ツプのＱ出力端と接続し、そして第４の入力端を
同第２のチヤンネルの最後のＤフリツプ・フロツ
プのＱ出力端と接続し、 第４のマルチプレクサにおいてはその第１の入
力端を第３のメモリの第４のチヤンネルのＤフリ
ツプ・フロツプのＱ出力端と接続し、第２の入力
端を第２のメモリの第３のチヤンネルの最後のＤ
フリツプ・フロツプのＱ出力端と接続し、第３の
入力端を同第２のチヤンネルの最後のＤフリツ
プ・フロツプのＱ出力端と接続し、そして第４の
入力端を第２のメモリの第１のチヤンネルの最後
のＤフリツプ・フロツプのＱ出力端と接続し、 各チヤンネルにそれぞれ１つのＤフリツプ・フ
ロツプを有する第４のメモリがチヤンネル分配器
に後置接続されており、 さらにデコーダには反転入力端を有する４つの
アンド・ゲートが設けられており、 第１のアンド・ゲートの入力端を、第２のメモ
リの第１のチヤンネルの第２、第３および第４の
Ｄフリツプ・フロツプの出力端に接続すると共に
第２のメモリの第２、第３および第４チヤンネル
の第１、第２および第３のＤフリツプ・フロツプ
の出力端と接続し、 第２のアンド・ゲートの入力端を第１および第
２のチヤンネルの第２、第３および第４のＤフリ
ツプ・フロツプの出力端ならびに第３および第４
のチヤンネルの第１、第２および第３のＤフリツ
プ・フロツプの出力端と接続し、 また第３のアンド・ゲートの入力端を、第２の
メモリの第１、第２および第３のチヤンネルの第
２、第３および第４のＤフリツプ・フロツプなら
びに第４のチヤンネルの第１、第２および第３の
Ｄフリツプ・フロツプの出力端と接続し、 さらに第４のアンド・ゲートの入力端を、第２
のメモリのすべてのチヤンネルの第１、第２およ
び第３のＤフリツプ・フロツプの出力端と接続
し、 Ｑ出力端を有するＤフリツプ・フロツプを各チ
ヤンネルにそれぞれ１つずつ有する第５のメモリ
がデコーダに後置接続されており、 Ｑ出力端を有するＤフリツプ・フロツプを各チ
ヤンネルにそれぞれ１つずつ有する第６のメモリ
が第５のメモリに後置接続されておりさらに、 第５のアンド・ゲートが設けられており、該第
５のアンド・ゲートの第１の入力端がクロツク入
力端として、またその第２の入力端が制御信号入
力端として用いられ、さらに該第５のアンド・ゲ
ートの出力端が第６のメモリの全部のＤフリツ
プ・フロツプのクロツク入力端と接続されており
さらに、 前記第６のメモリと前記チヤンネル分配器との
間に符号化器が設けられていることによつて解決
されている。 特許請求の範囲第２項以下には本発明による装
置の実施態様が記載されている。 以下実施例を参照し、本発明を詳細に説明す
る。 第１図は本発明による同期形多重分離装置の１
実施例を示す。 この装置は、入力端１、第１のメモリ３９を有
する多重分離回路２、メモリ７，８，１０，１６
および１７、チヤンネル分配回路９、出力端１１
〜１４、デコーダ１５、符号化器１８、論理回路
２１、フレーム計数器２３、および入力端３０を
有するクロツク発生器２７を有する。この第１図
に示した装置の動作態様を、第２図〜第６図に示
した詳細な回路図、ならびに第９図に示したパル
ス波形図を参照して説明することにする。 第２図は、第１図に示した多重分離回路２の実
施例のブロツク図である。ここで多重分離回路
は、動態要素３２〜３４からなる連鎖回路３１、
該連鎖回路３１の特性インピーダンスの値を有す
る終端抵抗３５、出力端３〜６を備えたＤフリツ
プ・フロツプ４０〜４３を含む第１のメモリ３
９、および共通のクロツク入力端２８とを有して
いる。さらに入力端１には、入力端４４を有する
判定段４５が前置接続されている。第３図を参照
するに、判定段４５は２つの閾値検出器４５１と
４５２、オア・ゲート４５３、および高ビツト速
度用のＤフリツプ・フロツプ４５４を有してい
る。閾値検出器４５１は、閾値U1が越えられた
際に論理「１」を発生し、閾値検出器４５２は閾
値U2が越えられた際に論理「１」を発生する。 第４図は、入力端３ないし６と出力端１１ない
し１４との間に接続され、メモリ７，８および１
０ならびにチヤンネル分配器９を有する伝送路を
示す。コンマで区切られた２つの数字からなる参
照数字はＤフリツプ・フロツプを表わす。この場
合、第１番目の数字は、チヤンネルを表わし、第
２番目の数字は、伝送装置における該Ｄフリツ
プ・フロツプの位置を表わす。４６〜４９はマル
チプレクサを表わしこれらのマルチプレクサは制
御入力端１９および２０を有している。 第５図は、デコーダ１５、メモリ１６および１
７、論理回路２１ならびに符号化器１８を詳細に
示す。 デコーダ１５は、４つのアンド・ゲート５０〜
５３を有し、これらのアンド・ゲートの入力端
は、対応の記号で示すＤフリツプ・フロツプのＱ
または出力端に接続されている。なお、Ｄフリ
ツプ・フロツプの参照数字の上に記入された横線
もしくはバーは、反転入力端から取出されたこ
とを意味する。 メモリ１６および１７は、それぞれ４つのＤフ
リツプ・フロツプ５４〜５７と５８〜６１とから
なる。メモリ１６のＤフリツプ・フロツプ５４〜
５７のクロツク入力端はクロツク端子２８に接続
されており、メモリ１７のＤフリツプ・フロツプ
５８〜６１のクロツク入力端はアンド・ゲート４
７の出力端に接続されている。このアンド・ゲー
ト６２の１つの入力端はクロツク入力端２８に接
続され、そして他方の入力端は制御信号入力端２
４に接続されている。 論理回路２１は、オア・ゲート６３〜６６およ
び７１、アンド・ゲート６７〜７０、および１つ
の出力端２２を有する。 第６図は、制御回路７２、シフト・レジスタ７
３、セツト・パルス回路７４、およびモニタ回路
７５から構成されるフレーム計数器２３を示して
いる。 制御回路７２は、RSフリツプ・フロツプ７６、
オア・ゲート７７、インバータ７８、Ｄフリツ
プ・フロツプ７９、アンド・ゲート８０、および
反転入力端を有するアンド・ゲート８１を含む。
セツト・パルス回路７４は、Ｄフリツプ・フロツ
プ８２とアンド・ゲート８３とから構成されてい
る。シフト・レジスタ７３は４つのＤフリツプ・
フロツプ８４〜８７を有する。モニタ回路７５は
ノア・ゲート８８、アンド・ゲート８９、および
RSフリツプ・フロツプ９０から構成されている。 第２図に示した入力端４４に、AMI符号化
（Alternate−Mark−Inversion）時分割多重信号
が加えられると、この信号は判定段４５において
２進時分割多重信号に変換される。この信号は第
１図および第２図に示した入力端１を介して多重
分離回路２に供給される。第２図に示すように、
この時間多重信号はそこで連鎖回路３１に入る。
個々の導体要素３２〜３４は、入力端１における
時分割多重信号のビツト長に対応する信号伝搬時
間を有している。例えば、565Mbit／ｓのビツト
列では、導体要素は40cm長のケーブルの形で構成
される。ケーブルの代わりに高い収縮係数を有す
る担体上に載置されたストリツプ導体を設けれ
ば、この長さをかなり短くすることができる。 入力端２８には、入力端１の時分割多重信号の
クロツクＴを1/4に分周した信号が供給される。
４つのＤフリツプ・フロツプ４０〜４３は、この
クロツクＴ／４で外部端子１，３８および連鎖回
路３１のタツプ３６，３７の信号を受け、出力端
３〜６に伝達する。 第４図は別の伝送路を示す。メモリ７は第１の
チヤンネルに４つのＤフリツプ・フロツプ１．１
〜１．４を有し、第２のチヤンネルに４つのＤフ
リツプ・フロツプ２．１〜２．４を有し、第３の
チヤンネルに４つのＤフリツプ・フロツプ３．１
〜３．４をそして第４のチヤンネルに３つのＤフ
リツプ・フロツプ４．１〜４．３を有している。
メモリには、簡略化するために、反転出力端を
有さない４つのＤフリツプ・フロツプを用いた。
このＤフリツプ・フロツプによれば記憶場所を節
約することができる。より単純なデコーダ１５を
使用できるように、データはＤフリツプ・フロツ
プ１．３，２．２，３．２および４．２で反転シ
フトされる。したがつてこれらのＤフリツプ・フ
ロツプおよびＤフリツプ・フロツプ２．３は、復
号のために、非反転出力Ｑに加えて反転出力を
必要とするだけである。メモリ７の15個のＤフリ
ツプ・フロツプには、隣接する４つの重畳位置で
12桁のフレーム識別ワード111110100000が現れる
る。第１の位置では、例えば、Ｄフリツプ・フロ
ツプ３．４，２．４，１．４，４．３，３．３，
２．３，１．３，４．２，３．２，２．２，１．
２および４．１にフレーム識別ワードのシーケン
ス列が格納される。第２の位置においては、フレ
ーム・シーケンス・ワードはＤフリツプ・フロツ
プ２．４と３．１との間に位置し、第３の位置に
おいてはＤフリツプ・フロツプ１．４と２．１と
の間に位置し、そして第４の位置においてはＤフ
リツプ・フロツプ４．３と１．１との間に位置す
る。 メモリ７の各Ｄフリツプ・フロツプの出力側に
は、伝送路において後続するＤフリツプ・フロツ
プおよびデコーダ１５のアンド・ゲート５０〜５
３が負荷として接続される。140Mbit／ｓまたは
565Mbit／ｓの伝送速度において負荷が大き過ぎ
ると、許容し得ない動作状況をもたらし、それは
機能不全を惹起する。したがつて、チヤンネル分
配前に、４つの導出された時分割多重信号は、１
ステツプ・シフトされる。これは第２のメモリ８
を用いて行われる。 チヤンネル分配回路９はこの時点で、Ｄフリツ
プ・フロツプ１．４，２．４，３．４，１．５，
２．５，３．５および４．４にだけ接続される。 チヤンネル分配回路９においては、４つのマル
チプレクサ４６〜４９は、それぞれ制御入力端１
９および２０に印加される符号ワードにしたがつ
て、４つの位置のうち同期している位置を検出
し、メモリ１０を介してこれら同期している位置
を出力端１１〜１４に通し接続する。この場合、
ビツト速度が高いので一時記憶が必要である。Ｄ
フリツプ・フロツプ１．６，２．６，３．６およ
び４．５は、メモリ７の構成により条件付けられ
るデータ信号を反転した状態で送出する。 第５図に示したデコーダ１５においては、アン
ド・ゲート５０〜５３のうちの１つがフレーム識
別ワードを検出し、後続するメモリ１６のＤフリ
ツプ・フロツプに信号を送出する。この信号は、
後置されたメモリ１７のＤフリツプ・フロツプを
介して符号化器１８に印加され、そして入力端２
４にフレーム計数器２３から制御信号Ｓが印加さ
れる時に、論理回路２１に転送される。これは、
装置が非同期で動作しており、シフト・レジスタ
７３のＤフリツプ・フロツプ８４（第６図参照）
に情報「フレーム識別ワード検出されず」が格納
されている場合に相当する。符号化器１８は、該
符号化器に供給されている信号を、チヤンネル分
配器９を制御するための符号もしくはコードＫ
１，Ｋ２に変換する。 非同期状態においては、論理回路２１は、メモ
リ１７のすべての入力を出力端２２に導通する。
第１のフレーム識別ワードが検出された時に、メ
モリ１６の対応の出力信号がメモリ１７のＤフリ
ツプ・フロツプに記憶されて出力端２２から導出
され、さらにフレーム計数器２３に印加される。
この時制御信号Ｓは論理状態「０」となり、それ
により、メモリ１７へのクロツク供給が遮断さ
れ、パルスは導通しているチヤンネルを介しての
み出力端２２に達することができる。同期状態は
３つのフレーム識別ワードが検出された時に達成
される。この同期状態は、制御信号Ｓが論理状態
「１」を取り、かつすべてのオア・ゲート６３〜
６６が導通した時にのみ変化する。 「フレーム識別ワード検出」を意味する論理回
路２１の出力パルスは、端子２２（第６図参照）
を介してフレーム計数器２３のシフト・レジスタ
７３に供給される。このシフト・レジスタ７３
は、制御回路７２の出力パルスによつてクロツク
制御される。 制御回路７２のRSフリツプ・フロツプ７６は、
セツト・パルス回路７４のセツト・パルスSIでセ
ツトされる。装置が同期しておらず、そしてＤフ
リツプ・フロツプ８４が情報「フレーム識別ワー
ド検出されず」を記憶しており、論理結合がアン
ド・ゲート８１を介して行われる場合に、該RS
フリツプ・フロツプ７６はリセツトされる。シフ
ト・レジスタ７３のクロツクに対するイネーブル
信号、則ちRSフリツプ・フロツプ７６の出力信
号またはクロツク発生器２７のフレーム・クロツ
クRTは、オア・ゲート７７で論理結合されて、
インバータ７８を介しクロツク制御されているＤ
フリツプ・フロツプ７９に供給される。このＤフ
リツプ・フロツプ７９の出力信号はアンド・ゲー
ト８０を介して、シフト・レジスタ７３のために
クロツクＴ／４を発生する。 クロツクＴ／４はしたがつて、装置が同期して
おらず、かつＤフリツプ・フロツプ８４に情報
「フレーム識別ワード検出されず」が記憶されて
いる場合に、シフト・レジスタ７３に定常的に印
加される。１つのクロツク・パルスＴ／４は、装
置が同期しているか、またはＤフリツプ・フロツ
プ８４が情報「フレーム識別ワード検出」を記憶
している時には、フレーム毎に印加される。 モニタ回路６０において、RSフリツプ・フロ
ツプ９０は、装置が同期しているかまたは非同期
状態にあるかに関する情報を記憶する。３つのフ
レーム識別ワードが順次正しく検出された時に
は、装置は同期している。これは、アンド・ゲー
ト７４が信号を発生している場合に相当する。順
次４つのフレーム識別ワードが検出されない場合
には、ノア・ゲート７３が信号を発生し、RSフ
リツプ・フロツプ９０をリセツトする。この時装
置は同期状態にはない。 最初にフレーム識別ワードが検出された時に、
Ｄフリツプ・フロツプ８４の信号は論理状態
「０」から論理状態「１」に切換わる。１ビツト
後に、セツト・パルス回路７４のＤフリツプ・フ
ロツプ８２の出力は論理状態「１」から論理状
態「０」に切換わる。アンド・ゲート８３により
これら２つの信号を論理結合することによつて、
クロツク発生器２７のための１ビツト幅を有する
セツト・パルスSIが得られる。 第７図は、次表に従つて10進コードをデユアル
（双対）コードに変換する符号化器１８を示す。

【表】 表中、左側で論理状態ＨはＤフリツプ・フロツ
プ５８〜６１のＱ出力端における高レベルであ
り、Ｌは低レベルを表わしている。そして右側に
は、第５図の出力端１９および２０におけるレベ
ルが示されている。なお、Ｚは高抵抗状態を意味
する。 符号化器１８は、３状態出力を有する２つのノ
ア・ゲート９１，９２とオア・ゲート９３を含
む。 第８図はフレーム長計数器９４、分周器９５お
よびアンド・ゲート９６とを備えたクロツク発生
器２７を示す。 フレーム長計数器９４は、１フレーム内に存在
するチヤンネル当たりのビツト数を計数する。非
同期状態においてフレーム識別ワードが検出され
ると、セツト・パルスSIがフレーム長計数器９４
を初期値に設定する。新しいフレーム識別ワード
を待期する間、アンド・ゲート９６は１ビツト幅
のフレーム・クロツク・パルスRTを発生する。 第９図のパルス信号波形図には基本的な動作プ
ロセスが示されている。この場合、 ａはＤフリツプ・フロツプ５５の入力論理状態
を表わし、 ｂはＤフリツプ・フロツプ５５の出力論理状態
を表わし、 ｃはＤフリツプ・フロツプ５６の入力論理状態
を表わし、 ｄはＤフリツプ・フロツプ５６の出力論理状態
を表わし、そして ｅはオア・ゲート７１にしたがつてまた論理回
路２１の出力端２２の論理状態を表わし、さらに ｆはシフト・レジスタ７３のＤフリツプ・フロ
ツプ８４の出力論理状態を表わし、 ｇはモニタ回路７５におけるRSフリツプ・フ
ロツプ９０の出力論理状態を表わし、そして、 ｈは制御装置７２のＤフリツプ・フロツプ７９
の出力論理状態を表わす。 Ａは１番目の認識されたフレーム識別ワードを
表わし、 Ｂは第２の認識されたフレーム識別ワードを表
わし、 Ｃは第３の認識されたフレーム識別ワードを表
わし、 Ｄは第１の認識されないフレーム識別ワードを
表わし、 Ｅは第２の認識されないフレーム識別ワードを
表わし、 Ｆは第３の認識されないフレーム識別ワードを
表わし、 Ｇは第４の認識されないフレーム識別ワードを
表わし、 Ｈは第１の新たに認識されたフレーム識別ワー
ドを表わし、そして Ｉは第２の現時点で認識されないフレーム識別
ワードを表わす。 T1までの期間にサーチが行われる。T1とT2と
の間の期間中に同期がなされる。即ち、フレーム
識別ワードが順次４回検出される。時点T2まで
は装置は同期しない。T2とT4の期間内にシステ
ムは同期状態にある。T3とT4の期間内に同期が
外される。即ち、フレーム識別ワードが逐次的
に、４回検出されない。時点T4から装置は再び
非同期になる。続いてT4ないしT5の期間中にサ
ーチが行われ、T5ないしT6の期間中に同期が取
られ、時点T6から再びサーチが行われる。 第９図中、（※）は、フレーム識別ワードの第
１のビツトがメモリ７の第３のチヤンネルに在る
ことを意味し、 （※※）は、フレーム識別ワードの第１のビツ
トがメモリ７の第２のチヤンネルに在ることを意
味する。図にはフレーム長は大きく短縮して示さ
れている。ゲート動作時間は図示を明瞭にする意
図から示さなかつた。 入力側の時分割多重信号のクロツクＴから、増
幅器、移相器および分周器（分周比４：１）を用
いてクロツクＴ／４を得ることができる。 発明の効果 本発明による装置により565Mbit／ｓのように
非常に高いビツトレートの時分割多重信号中に含
まれるフレーム識別ワードを検出し、この検出結
果に基づきビツト同期して多重分離することがで
きる。さらにこの同期装置は、フレーム識別ワー
ドが４回逐次検出されなかつた場合に始めてチヤ
ンネル割り当てを変更してもよい、とされた
CCITT勧告を満たすことができる。

【図面の簡単な説明】

第１図は本発明による同期多重分離装置を示す
図、第２図は直−並列変換器および第１のメモリ
を備えた多重分離装置を詳細に示す図、第３図は
判定段を詳細に示す図、第４図は伝送路に設けら
れる多重分離装置の他の部分を詳細に示す図、第
５図はチヤンネル分配制御路に設けられる装置部
分を詳細に示す図、第６図はフレーム計数器を示
す図、第７図は符号化器を示す図、第８図はクロ
ツク発生器を示す図、そして第９図は同期の動作
態様を図解するパルス波形図である。 ２……多重分離回路、５，７，８，１０，１
６，１７，３９……メモリ、９……チヤンネル分
配回路、１５……デコーダ、１８……符号化器、
２１……論理回路、２３……フレーム計数器、２
７……クロツク発生器、３１……連鎖回路、４５
……判定段、４５１，４５２……閾値検出器、７
２……制御回路、７３……シフト・レジスタ、７
４……セツト・パルス、７５……モニタ回路。

Claims (1)

1. 【特許請求の範囲】 １ 到来チヤンネル中にブロツクとして現れるフ
   レーム識別ワードを用いて時分割多重信号をビツ
   ト同期させて４つの出チヤンネルに多重分離する
   ための装置であつて、該装置は多重分離回路２、
   第２のメモリ７および該第２メモリに後置接続さ
   れているチヤンネル分配器９を伝送路中に有し、
   さらに該第２のメモリ７と該チヤンネル分配器９
   との間の制御路中にデコーダ１５を有している、
   時分割多重信号をビツト同期して多重分離するた
   めの装置において、 多重分離回路２として、時分割多重信号の１ビ
   ツト長さの信号走行時間を有する３個の導体要素
   ３２〜３４から構成された連鎖回路３１を設け、 さらに前記連鎖回路３１の入力端１かまたはそ
   れぞれ１つの導体要素３２〜３４の出力端３６〜
   ３８と接続された入力端を有する４個のＤフリツ
   プ・フロツプ４０〜４３から成る第１のメモリ３
   ９が後置接続されており、 さらに第２のメモリ７において、12桁のフレー
   ム識別ワードを処理するために第１のチヤンネル
   に４つのＤフリツプ・フロツプ１．１〜１．４
   が、第２のチヤンネルに４つのＤフリツプ・フロ
   ツプ２．１〜２．４が、第３のチヤンネルに４つ
   のＤフリツプ・フロツプ３．１〜３．４が、そし
   て第４のチヤンネルに３つのＤフリツプ・フロツ
   プ４．１〜４．３が縦続接続されており、この場
   合、前記第１のチヤンネルにおいては第３のＤフ
   リツプ・フロツプ１．３に、前記第２、第３およ
   び第４のチヤンネルにおいては第２のＤフリツ
   プ・フロツプ２．２，３．２，４．２に出力側
   が使用されるようにし、他方残りのＤフリツプ・
   フロツプではＱ出力端が接続されており、 前記第２のメモリ７とチヤンネル分配器９との
   間に、各チヤンネルにそれぞれ１つのＤフリツ
   プ・フロツプ１．５，２．５，３．５，４．４を
   有する第３のメモリ８が設けられており、 さらにチヤンネル分配器９において、１つの制
   御コード・ワードに対しそれぞれ２つの入力端１
   ９，２０を有する４つのマルチプレクサ４６〜４
   ９を設け、 さらに第１のマルチプレクサ４６においてはそ
   の第１の入力端を第３のメモリ８の第３のチヤン
   ネルのＤフリツプ・フロツプ３．５のＱ出力端と
   接続し、第２の入力端を同第２のチヤンネルのＤ
   フリツプ・フロツプ２．５のＱ出力端と接続し、
   第３の入力端を同第１のチヤンネルのＤフリツ
   プ・フロツプ１．５のＱ出力端と接続し、そして
   第４の入力端を同第４のチヤンネルのＤフリツ
   プ・フロツプ４．４のＱ出力端と接続し、 第２のマルチプレクサ４７においてはその第１
   の入力端を第３のメモリ８の第２のチヤンネルの
   Ｄフリツプ・フロツプ２．５のＱ出力端と接続
   し、第２の入力端を同第１のチヤンネルのＤフリ
   ツプ・フロツプ１．５のＱ出力端と接続し、第３
   の入力端を同第４のチヤンネルのＤフリツプ・フ
   ロツプ４．４の出力端と接続し、そして第４の入
   力端を第２のメモリ７の第２のチヤンネルの最後
   のＤフリツプ・フロツプ２．４のＱ出力端と接続
   し、 第３のマルチプレクサ４８においてはその第１
   の入力端を第３のメモリ８の第１のチヤンネルの
   Ｄフリツプ・フロツプ１．５のＱ出力端と接続
   し、第２の入力端を同第４のチヤンネルのＤフリ
   ツプ・フロツプ４．４のＱの出力端と接続し、第
   ３の入力端を第２のメモリ７の第３のチヤンネル
   の最後のＤフリツプ・フロツプ３．４のＱ出力端
   と接続し、そして第４の入力端を同第２のチヤン
   ネルの最後のＤフリツプ・フロツプ２．４のＱ出
   力端と接続し、 第４のマルチプレクサ４９においてはその第１
   の入力端を第３のメモリ８の第４のチヤンネルの
   Ｄフリツプ・フロツプ４．４のＱ出力端と接続
   し、第２の入力端を第２のメモリ７の第３のチヤ
   ンネルの最後のＤフリツプ・フロツプ３．４のＱ
   出力端と接続し、第３の入力端を同第２のチヤン
   ネルの最後のＤフリツプ・フロツプ２．４のＱ出
   力端と接続し、そして第４の入力端を第２のメモ
   リ７の第１のチヤンネルの最後のＤフリツプ・フ
   ロツプ１．４のＱ出力端と接続し、 各チヤンネルにそれぞれ１つのＤフリツプ・フ
   ロツプ１．６，２．６，３．６，４．５を有する
   第４のメモリ１０がチヤンネル分配器９に後置接
   続されており、 さらにデコーダ１５には反転入力端を有する４
   つのアンド・ゲート５０〜５３が設けられてお
   り、 第１のアンド・ゲート５０の入力端を、第２の
   メモリ７の第１のチヤンネルの第２１．２、第３
   １．３および第４１．４のＤフリツプ・フロツプ
   の出力端に接続すると共に第２のメモリ７の第
   ２、第３および第４チヤンネルの第１２．１，
   ３．１，４．１、第２２．２，３．２，４．２お
   よび第３２．３，３．３，４．３のＤフリツプ・
   フロツプの出力端と接続し、 第２のアンド・ゲート５１の入力端を第１およ
   び第２のチヤンネルの第２１．２，２．２、第３
   １．３，２．３および第４１．４，２．４のＤフ
   リツプ・フロツプの出力端ならびに第３および第
   ４のチヤンネルの第１３．１，４．１、第２３．
   ２，４．２および第３３．３，４．３のＤフリツ
   プ・フロツプの出力端と接続し、 また第３のアンド・ゲート５２の入力端を、第
   ２のメモリ７の第１、第２および第３チヤンネル
   の第２１．２，２．２，３．２、第３１．３，
   ２．３，３．３および第４１．４，２．４，３．
   ４のＤフリツプ・フロツプならびに第４のチヤン
   ネルの第１４．１、第２４．２および第３４．３
   のＤフリツプ・フロツプの出力端と接続し、 さらに第４のアンド・ゲート５３の入力端を、
   第２のメモリ７のすべてのチヤンネルの第１１．
   １，２．１，３．１，４．１、第２１．２，２．
   ２，３．２，４．２および第３１．３，２．３，
   ３．３，４．３のＤフリツプ・フロツプの出力端
   と接続し、 Ｑ出力端を有するＤフリツプ・フロツプ５４〜
   ５７を各チヤンネルにそれぞれ１つずつ有する第
   ５のメモリ１６がデコーダ１５に後置接続されて
   おり、 Ｑ出力端を有するＤフリツプ・フロツプ５８〜
   ６１を各チヤンネルにそれぞれ１つずつ有する第
   ６のメモリ１７が第５のメモリ１６に後置接続さ
   れておりさらに、 第５のアンド・ゲート６２が設けられており、
   該第５のアンド・ゲートの第１の入力端がクロツ
   ク入力端２８として、またその第２の入力端２４
   が制御信号入力端として用いられ、さらに該第５
   のアンド・ゲートの出力端が第６のメモリ１７の
   全部のＤフリツプ・フロツプ５８〜６１のクロツ
   ク入力端ｃと接続されておりさらに、 前記第６のメモリ１７と前記チヤンネル分配器
   ９との間に符号化器１８が設けられていることを
   特徴とする、時分割多重信号をビツト同期して多
   重分離するための装置。 ２ 第１３９、第２７、第３８、第４１０および
   第５１６のメモリにおける全部のＤフリツプ・フ
   ロツプのクロツク入力端ｃが互いに接続されてい
   る特許請求の範囲第１項記載の装置。 ３ 前記第６のメモリ１７に論理回路２１が後置
   接続されており、該論理回路はオア・ゲート６３
   〜６６、第６のアンド・ゲート６７〜７０および
   さらに別のオア・ゲート７１から構成されてお
   り、 前記オア・ゲート６３〜６６の１つの入力端を
   それぞれ第６のメモリ１７のＤフリツプ・フロツ
   プ５８〜６１のＱ出力端と接続し、他の入力端を
   それぞれ制御信号入力端２４と接続し、 前記第６のアンド・ゲート６７〜７０の入力端
   を、前記オア・ゲート６３〜６６のそれぞれ１つ
   の出力端と接続し、前記アンド・ゲート６７〜７
   ０の他の入力端をそれぞれの前置接続された前記
   第６のメモリ１７のＤフリツプ・フロツプ５８〜
   ６１のＤ入力端と接続し、前記のオア・ゲート７
   １の入力端をそれぞれ前記アンド・ゲート６７〜
   ７０の１つの出力端と接続した特許請求の範囲第
   １項記載の装置。 ４ 論理回路２１にフレーム計数器２３が後置接
   続されており、該フレーム計数器はシフトレジス
   タ７３、該シフトレジスタのための制御回路７
   ２、クロツクパルス供給装置２７のためのセツト
   パルス装置７４およびモニタ回路７５から構成さ
   れ、 前記シフトレジスタ７３は、その入力端が論理
   回路２１の出力端と接続されており、さらに伝送
   路のチヤンネル数に相応する数の、Ｑ出力端を有
   するＤフリツプ・フロツプ８４〜８７を備えてい
   る特許請求の範囲第１項記載の装置。 ５ 50Ω、60Ωまたは75Ωの波動インピーダンス
   を有する導体要素３２〜３４を設けた特許請求の
   範囲第１項記載の装置。 ６ 導体要素３２〜３４としてケーブル片を設け
   た特許請求の範囲第１項または第５項記載の装
   置。 ７ 導体要素３２ないし３４としてストリツプ導
   体を設けた特許請求の範囲第１項または第５項記
   載の装置。 ８ ストリツプ導体が３から５の短縮係数を有す
   る担体に設けられている特許請求の範囲第７項記
   載の装置。 ９ 565Mbit／ｓのビツト列の時分割多重信号の
   処理に適用した特許請求の範囲第１項から第８項
   までのいずれか１項記載の装置。