JPH08163116A - フレーム同期装置 - Google Patents
フレーム同期装置Info
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- JPH08163116A JPH08163116A JP6316450A JP31645094A JPH08163116A JP H08163116 A JPH08163116 A JP H08163116A JP 6316450 A JP6316450 A JP 6316450A JP 31645094 A JP31645094 A JP 31645094A JP H08163116 A JPH08163116 A JP H08163116A
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- signal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M7/00—Arrangements for interconnection between switching centres
- H04M7/06—Arrangements for interconnection between switching centres using auxiliary connections for control or supervision, e.g. where the auxiliary connection is a signalling system number 7 link
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04Q1/00—Details of selecting apparatus or arrangements
- H04Q1/18—Electrical details
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M2201/00—Electronic components, circuits, software, systems or apparatus used in telephone systems
- H04M2201/22—Synchronisation circuits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M2207/00—Type of exchange or network, i.e. telephonic medium, in which the telephonic communication takes place
- H04M2207/08—ISDN systems
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】ＩＴＵ−Ｔ勧告案による広帯域総合情報通信網
のＳＴＭ−４Ｃ構造から時分割多重信号を並列に分離す
るフレーム同期装置を実現する。 【構成】直並列変換回路１０、バイト整列回路３０は、
６２２Ｍｂｐｓの高速受信データに対してフレームバイ
トを検出し検出された時間を基準としてバイトを整列し
フレームデータを８ビット並列データとして出力する。
同期パタン検出回路９０、パタン連続確認回路１００
は、分周回路７０が８分周した低速クロックによってフ
レームバイトを連続的に検出してフレーム同期を探す。 【効果】消費電力を減らすことができ、ハードウェアの
量を減らすことができる。
のＳＴＭ−４Ｃ構造から時分割多重信号を並列に分離す
るフレーム同期装置を実現する。 【構成】直並列変換回路１０、バイト整列回路３０は、
６２２Ｍｂｐｓの高速受信データに対してフレームバイ
トを検出し検出された時間を基準としてバイトを整列し
フレームデータを８ビット並列データとして出力する。
同期パタン検出回路９０、パタン連続確認回路１００
は、分周回路７０が８分周した低速クロックによってフ
レームバイトを連続的に検出してフレーム同期を探す。 【効果】消費電力を減らすことができ、ハードウェアの
量を減らすことができる。
Description
【０００１】
【産業上の利用分野】本発明は時分割多重信号の各チャ
ンネルのタイムスロットのロケーションを識別するため
のフレーム同期装置に関するもので、より具体的にはＩ
ＴＵ−Ｔ勧告案による広帯域総合情報通信網のＳＴＭ−
４Ｃ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ
Ｍｏｄｕｌｅ−４ Ｃｏｎｃａｔｅｎａｔｉｏｎ）の構
造に従った時分割多重信号を並列に処理するフレーム同
期装置に関するものである。
ンネルのタイムスロットのロケーションを識別するため
のフレーム同期装置に関するもので、より具体的にはＩ
ＴＵ−Ｔ勧告案による広帯域総合情報通信網のＳＴＭ−
４Ｃ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ
Ｍｏｄｕｌｅ−４ Ｃｏｎｃａｔｅｎａｔｉｏｎ）の構
造に従った時分割多重信号を並列に処理するフレーム同
期装置に関するものである。
【０００２】
【従来の技術】時分割多重における、多重化された各チ
ャンネルの信号は順にタイムスロットに連続的に割当て
られ、各信号にはフレーム同期パタンを形成するパルス
が挿入される。
ャンネルの信号は順にタイムスロットに連続的に割当て
られ、各信号にはフレーム同期パタンを形成するパルス
が挿入される。
【０００３】送信側から、フレーム同期パタンを挿入す
る周期をフレームという。
る周期をフレームという。
【０００４】受信側から、各フレーム毎に受信されたパ
ルス列をチェックしてフレーム同期パタンを検出するこ
とによって各チャンネルのタイムスロットのロケーショ
ンを識別することをフレーム同期化という。
ルス列をチェックしてフレーム同期パタンを検出するこ
とによって各チャンネルのタイムスロットのロケーショ
ンを識別することをフレーム同期化という。
【０００５】広帯域情報通信網から伝送される情報の高
速化に従って、データ受信時のフレーム同期の性能およ
び構成が重要視されてきている。
速化に従って、データ受信時のフレーム同期の性能およ
び構成が重要視されてきている。
【０００６】ＩＴＵ−Ｔ勧告案によると、同期ディジタ
ル階層の構造における加入者インタフェ−ス部からの６
２２Ｍｂｐｓフレームは１２個のＡ１フレーム整列バイ
ト、これらの後に続けられる１２個のＡ２フレーム整列
バイトからなる。
ル階層の構造における加入者インタフェ−ス部からの６
２２Ｍｂｐｓフレームは１２個のＡ１フレーム整列バイ
ト、これらの後に続けられる１２個のＡ２フレーム整列
バイトからなる。
【０００７】ここで、Ａ１＝１１１１０１１０であり、
Ａ２＝００１０１０００である。
Ａ２＝００１０１０００である。
【０００８】受信データ中の１２個のＡ１フレーム整列
バイトと１２個のＡ２フレーム整列バイトが連続的に入
って来たことによりフレーム同期を取らなければならな
いので、物理層からのフレーム同期は相当の時間とハー
ドウェアを必要とする。
バイトと１２個のＡ２フレーム整列バイトが連続的に入
って来たことによりフレーム同期を取らなければならな
いので、物理層からのフレーム同期は相当の時間とハー
ドウェアを必要とする。
【０００９】フジモト（Ｆｕｊｉｍｏｔｏ）によるＵＳ
Ｐ４，７４８，６２３には、多重化された受信データに
対して、並列処理方式を利用してフレーム同期を検出す
る構造のＳＴＭ−１用のフレーム同期回路が開示されて
いる。
Ｐ４，７４８，６２３には、多重化された受信データに
対して、並列処理方式を利用してフレーム同期を検出す
る構造のＳＴＭ−１用のフレーム同期回路が開示されて
いる。
【００１０】この技術では、変換された並列データから
フレーム同期パタンの有無を確認してから、パルスのタ
イミングを比較しフレームパルスのタイミングを調節す
る。
フレーム同期パタンの有無を確認してから、パルスのタ
イミングを比較しフレームパルスのタイミングを調節す
る。
【００１１】
【発明が解決しようとする課題】しかし、このフジモト
の技術では、フレーム同期パタンを認識してフレーム同
期を探す過程において、フレーム検出器とタイミング比
較器を分離し、タイミング調節回路を追加に使用するの
で、フレーム同期を探す過程が複雑でありフレーム同期
の獲得するためのクロック数が増加するばかりでなく、
ハードウェアの量が増加する短所がある。
の技術では、フレーム同期パタンを認識してフレーム同
期を探す過程において、フレーム検出器とタイミング比
較器を分離し、タイミング調節回路を追加に使用するの
で、フレーム同期を探す過程が複雑でありフレーム同期
の獲得するためのクロック数が増加するばかりでなく、
ハードウェアの量が増加する短所がある。
【００１２】また、この技術はＳＴＭ−１構造に比べて
非常に迅速な情報処理速度を必要とするＳＴＭ−４Ｃ構
造にそのまま適用することは困難である。
非常に迅速な情報処理速度を必要とするＳＴＭ−４Ｃ構
造にそのまま適用することは困難である。
【００１３】そこで、本発明は、ＩＴＵ−Ｔ勧告案によ
るＳＴＭ−４Ｃ構造に適合したフレーム同期装置を提供
することを目的とする。
るＳＴＭ−４Ｃ構造に適合したフレーム同期装置を提供
することを目的とする。
【００１４】また、本発明は、簡単な構成をもつ高速、
低電力のフレーム同期装置を提供することを目的とす
る。
低電力のフレーム同期装置を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、フレ−ム同期装置に、第１クロックに同
期して直列に入力される入力データを１バイトの並列デ
ータに変換する直並列変換手段と、前記第１クロックを
所定の時間の間遅延させて第２クロックを生成する第１
遅延手段と、前記第２クロックの入力に応答して前記直
並列変換手段から前記並列データを受け入れるバイト整
列手段と、前記直並列変換手段から前記並列データを受
け入れて、それが予め定められた第１フレーム整列バイ
トと同一であるかの可否を判別して同一可否を示す第１
比較信号を出力する第１比較手段と、前記直並列変換手
段から前記並列データを受け入れてそれが予め定められ
た第２フレーム整列バイトと同一であるかの正否を判別
して同一正否を示す第２比較信号を出力する第２比較手
段と、所定の選択制御信号によって制御され、前記第１
および前記第２比較手段からの前記第１および前記第２
比較信号の内の一方を選択して出力信号として出力する
選択手段と、前記第１クロックを１／ｎ分周して出力す
る分周手段と、前記分周手段の出力を所定の時間の間遅
延させて第３クロックを生成する第２遅延手段と、前記
第３クロックが入力されることに、そして前記並列デー
タが前記第１フレーム整列バイトと前記第２フレーム整
列バイトの内の一方と一致することを前記選択手段の前
記出力信号が示すことに応答して、連続する１２個の前
記第１フレーム整列バイからなる第１フレーム同期パタ
ンおよび連続する１２個の前記第２フレーム整列バイト
からなる第２フレーム同期パタンが受信されたかの正否
を検出してフレーム同期パタン検出信号を出力する同期
パタン検出手段と、前記フレーム同期パタン検出信号が
前記第１フレーム同期パタンおよび前記第２フレーム同
期パタンの検出を示すことに応答して、前記第１フレー
ム同期パタンに続いて連続的に前記第２フレーム同期パ
タンが受信されるかの正否を示すフレームパルスを出力
するパタン連続確認手段と、前記フレーム同期パタ検出
信号が前記第１フレーム同期パタンと前記第２フレーム
同期パタンの内の両方が検出されないことを示すこと
に、そして前記フレームパルスが前記第１および前記第
２フレーム同期パタンが連続されないことを示すこと
に、それぞれ応答して、前記同期パタン検出手段および
前記パタン連続確認手段をそれぞれ初期化させる初期化
手段と、前記フレーム同期パタン検出信号が前記第１お
よび第２フレーム同期パタンの中のある一つの検出を示
すことに応答して、前記選択手段が前記第１および前記
第２比較信号の内の一方を選択して出力するようにする
ための前記所定の選択制御信号を出力する同期パタン選
択手段を備えた。
に、本発明は、フレ−ム同期装置に、第１クロックに同
期して直列に入力される入力データを１バイトの並列デ
ータに変換する直並列変換手段と、前記第１クロックを
所定の時間の間遅延させて第２クロックを生成する第１
遅延手段と、前記第２クロックの入力に応答して前記直
並列変換手段から前記並列データを受け入れるバイト整
列手段と、前記直並列変換手段から前記並列データを受
け入れて、それが予め定められた第１フレーム整列バイ
トと同一であるかの可否を判別して同一可否を示す第１
比較信号を出力する第１比較手段と、前記直並列変換手
段から前記並列データを受け入れてそれが予め定められ
た第２フレーム整列バイトと同一であるかの正否を判別
して同一正否を示す第２比較信号を出力する第２比較手
段と、所定の選択制御信号によって制御され、前記第１
および前記第２比較手段からの前記第１および前記第２
比較信号の内の一方を選択して出力信号として出力する
選択手段と、前記第１クロックを１／ｎ分周して出力す
る分周手段と、前記分周手段の出力を所定の時間の間遅
延させて第３クロックを生成する第２遅延手段と、前記
第３クロックが入力されることに、そして前記並列デー
タが前記第１フレーム整列バイトと前記第２フレーム整
列バイトの内の一方と一致することを前記選択手段の前
記出力信号が示すことに応答して、連続する１２個の前
記第１フレーム整列バイからなる第１フレーム同期パタ
ンおよび連続する１２個の前記第２フレーム整列バイト
からなる第２フレーム同期パタンが受信されたかの正否
を検出してフレーム同期パタン検出信号を出力する同期
パタン検出手段と、前記フレーム同期パタン検出信号が
前記第１フレーム同期パタンおよび前記第２フレーム同
期パタンの検出を示すことに応答して、前記第１フレー
ム同期パタンに続いて連続的に前記第２フレーム同期パ
タンが受信されるかの正否を示すフレームパルスを出力
するパタン連続確認手段と、前記フレーム同期パタ検出
信号が前記第１フレーム同期パタンと前記第２フレーム
同期パタンの内の両方が検出されないことを示すこと
に、そして前記フレームパルスが前記第１および前記第
２フレーム同期パタンが連続されないことを示すこと
に、それぞれ応答して、前記同期パタン検出手段および
前記パタン連続確認手段をそれぞれ初期化させる初期化
手段と、前記フレーム同期パタン検出信号が前記第１お
よび第２フレーム同期パタンの中のある一つの検出を示
すことに応答して、前記選択手段が前記第１および前記
第２比較信号の内の一方を選択して出力するようにする
ための前記所定の選択制御信号を出力する同期パタン選
択手段を備えた。
【００１６】
【作用】本発明に係るフレ−ム同期装置によれば、同期
パタン検出手段は、前記第３クロックが入力されること
に、そして前記並列データが前記第１フレーム整列バイ
トと前記第２フレーム整列バイトの内の一方と一致する
ことを前記選択手段の前記出力信号が示すことに応答し
て、連続する１２個の前記第１フレーム整列バイからな
る第１フレーム同期パタンおよび連続する１２個の前記
第２フレーム整列バイトからなる第２フレーム同期パタ
ンが受信されたかの正否を検出してフレーム同期パタン
検出信号を出力する。そして、パタン連続確認手段は、
この前記フレーム同期パタン検出信号が前記第１フレー
ム同期パタンおよび前記第２フレーム同期パタンの検出
を示すことに応答して、前記第１フレーム同期パタンに
続いて連続的に前記第２フレーム同期パタンが受信され
るかの正否を示すフレームパルスを出力する。
パタン検出手段は、前記第３クロックが入力されること
に、そして前記並列データが前記第１フレーム整列バイ
トと前記第２フレーム整列バイトの内の一方と一致する
ことを前記選択手段の前記出力信号が示すことに応答し
て、連続する１２個の前記第１フレーム整列バイからな
る第１フレーム同期パタンおよび連続する１２個の前記
第２フレーム整列バイトからなる第２フレーム同期パタ
ンが受信されたかの正否を検出してフレーム同期パタン
検出信号を出力する。そして、パタン連続確認手段は、
この前記フレーム同期パタン検出信号が前記第１フレー
ム同期パタンおよび前記第２フレーム同期パタンの検出
を示すことに応答して、前記第１フレーム同期パタンに
続いて連続的に前記第２フレーム同期パタンが受信され
るかの正否を示すフレームパルスを出力する。
【００１７】
【実施例】いま、添付の図面を参照しながら本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００１８】ＳＤＨ標準加入者網インタフェ−スからの
ＳＴＭ−４Ｃは１２５μｓフレームから構成され、各フ
レームはバイト単位に９行×２７０列（＝２４３０バイ
ト）で構成される。
ＳＴＭ−４Ｃは１２５μｓフレームから構成され、各フ
レームはバイト単位に９行×２７０列（＝２４３０バイ
ト）で構成される。
【００１９】各行（＝２７０バイト）の中の初めの９個
の列（＝９バイト）は維持保守情報が入っている区間オ
ーバーヘッドであり、残りの２６１個の列（＝２６１バ
イト）は情報ペイロードを乗せるのに使用される。
の列（＝９バイト）は維持保守情報が入っている区間オ
ーバーヘッドであり、残りの２６１個の列（＝２６１バ
イト）は情報ペイロードを乗せるのに使用される。
【００２０】各フレームの区間オーバーヘッドにおい
て、一番目の１２バイトはＡ１フレーム整列バイトであ
り、次に続けられる１２バイトはＡ２フレーム整列バイ
トである。
て、一番目の１２バイトはＡ１フレーム整列バイトであ
り、次に続けられる１２バイトはＡ２フレーム整列バイ
トである。
【００２１】図１に、本実施例に係るフレーム同期装置
の構成を示す。
の構成を示す。
【００２２】図１において、直並列変換回路１０は低速
クロック（ＣＬＫ）によって直列に入力されるデータを
１バイト（８ビット）の並列データ（Ｓ１〜Ｓ８）に変
換する。
クロック（ＣＬＫ）によって直列に入力されるデータを
１バイト（８ビット）の並列データ（Ｓ１〜Ｓ８）に変
換する。
【００２３】第１遅延回路２０は低速クロックを所定の
時間の間遅延させる。
時間の間遅延させる。
【００２４】バイト整列回路３０は第１遅延回路２０か
ら提供されるクロック（ＣＬＫ１）に応答して直並列変
換器１０からの並列データ（Ｓ１〜Ｓ８）を受け入れ、
これを整列した並列データとして保持する。
ら提供されるクロック（ＣＬＫ１）に応答して直並列変
換器１０からの並列データ（Ｓ１〜Ｓ８）を受け入れ、
これを整列した並列データとして保持する。
【００２５】第１比較回路４０は直並列変換器１０から
並列データ（Ｓ１〜Ｓ８）を受け入れて、それがフレー
ム整列バイトＡ１（＝１１１１０１１０）と同一である
かの正否を判別して同一正否を示す（即ち、１バイトの
入力データのフレーム同期パタンを示す）所定の信号
（Ｘ１）を出力する。
並列データ（Ｓ１〜Ｓ８）を受け入れて、それがフレー
ム整列バイトＡ１（＝１１１１０１１０）と同一である
かの正否を判別して同一正否を示す（即ち、１バイトの
入力データのフレーム同期パタンを示す）所定の信号
（Ｘ１）を出力する。
【００２６】第２比較回路５０は直並列変換器１０から
並列データ（Ｓ１〜Ｓ８）を受け入れて、それがＡ２
（＝００１０１０００）と同一であるかの正否を判別し
て同一正否を示す（即ち、１バイトの入力データのフレ
ーム同期パタンを示す）所定の信号（Ｘ２）を出力す
る。
並列データ（Ｓ１〜Ｓ８）を受け入れて、それがＡ２
（＝００１０１０００）と同一であるかの正否を判別し
て同一正否を示す（即ち、１バイトの入力データのフレ
ーム同期パタンを示す）所定の信号（Ｘ２）を出力す
る。
【００２７】選択回路６０は選択制御信号（ＳＥＬＥＣ
Ｔ）によって制御されて前記第１および第２比較回路５
０の二つの出力（Ｘ１，Ｘ２）の中の一つを選択して出
力する。
Ｔ）によって制御されて前記第１および第２比較回路５
０の二つの出力（Ｘ１，Ｘ２）の中の一つを選択して出
力する。
【００２８】分周回路７０はクロックＣＬＫを１／ｎ分
周して出力する。
周して出力する。
【００２９】第２遅延回路８０は分周回路７０の出力を
所定の時間の間遅延させる。同期パタン検出回路９０は
連続される１２個のフレーム整列バイト（Ａ１）からな
る第１フレーム同期パタンおよび連続される１２個のフ
レーム整列バイト（Ａ２）からなる第２フレーム同期パ
タンが受信されたか否の正否を検出する。
所定の時間の間遅延させる。同期パタン検出回路９０は
連続される１２個のフレーム整列バイト（Ａ１）からな
る第１フレーム同期パタンおよび連続される１２個のフ
レーム整列バイト（Ａ２）からなる第２フレーム同期パ
タンが受信されたか否の正否を検出する。
【００３０】パタン連続確認回路１００は第１フレーム
同期パタンに続いて連続的に第２フレーム同期パタンが
受信されたか否の正否を確認する。
同期パタンに続いて連続的に第２フレーム同期パタンが
受信されたか否の正否を確認する。
【００３１】初期化回路１１０は、同期パタン検出回路
９０が第１フレーム同期パタンと第２フレーム同期パタ
ンの内のある一つが検出されないことを示すこと、そし
てパタン連続確認回路１００が二つのフレーム同期パタ
ンが連続していないことを示すことに、それぞれ応答し
て、同期パタン検出回路９０およびパタン連続確認回路
１００をそれぞれリセット状態にする。
９０が第１フレーム同期パタンと第２フレーム同期パタ
ンの内のある一つが検出されないことを示すこと、そし
てパタン連続確認回路１００が二つのフレーム同期パタ
ンが連続していないことを示すことに、それぞれ応答し
て、同期パタン検出回路９０およびパタン連続確認回路
１００をそれぞれリセット状態にする。
【００３２】同期パタン選択回路１２０は、同期パタン
検出回路９０が前記第１および第２フレーム同期パタン
の中のある一つを検出することに応答して、選択回路６
０が１バイトの入力データのフレーム同期パタンを示す
信号（Ｘ１，Ｘ２）の内の一方を選択して出力するよう
にするための所定の選択制御信号を出力する。
検出回路９０が前記第１および第２フレーム同期パタン
の中のある一つを検出することに応答して、選択回路６
０が１バイトの入力データのフレーム同期パタンを示す
信号（Ｘ１，Ｘ２）の内の一方を選択して出力するよう
にするための所定の選択制御信号を出力する。
【００３３】以下、本実施例のフレーム同期装置の詳細
を説明する。
を説明する。
【００３４】図２および図３は本発明のフレーム同期装
置の望ましい実施例を示しているものである。
置の望ましい実施例を示しているものである。
【００３５】図２に示すように、直並列変換回路１０は
相互に直列に連結され、そしてクロック（ＣＬＫ、以
下、‘第１クロック’という）に同期して動作する８個
のＤ−フリップフロップ（以下、‘第１〜第８フリップ
フロップ’という）１１〜１８から構成される。
相互に直列に連結され、そしてクロック（ＣＬＫ、以
下、‘第１クロック’という）に同期して動作する８個
のＤ−フリップフロップ（以下、‘第１〜第８フリップ
フロップ’という）１１〜１８から構成される。
【００３６】第１遅延回路２０は、入力として第１クロ
ック（ＣＬＫ）を受け入れるインバーター２１と、イン
バーター２１の出力によって動作し、第１クロックを１
／２クロックパルス時間遅延したクロック（ＣＬＫ１、
以下、‘第２クロック’という）を出力するＤ−フリッ
プフロップ（以下、‘第９フリップフロップ’という）
２２から構成される。
ック（ＣＬＫ）を受け入れるインバーター２１と、イン
バーター２１の出力によって動作し、第１クロックを１
／２クロックパルス時間遅延したクロック（ＣＬＫ１、
以下、‘第２クロック’という）を出力するＤ−フリッ
プフロップ（以下、‘第９フリップフロップ’という）
２２から構成される。
【００３７】バイト整列回路３０は第９フリップフロッ
プ２２からの第２クロック（ＣＬＫ１）に同期して動作
し、そして第１〜第８フリップフロップ１１〜１８のそ
れぞれの出力を各自の入力として受け入れて出力する８
個のＤ−フリップフロップ（以下、‘第１０〜第１７フ
リップフロップ’という）３１〜３８から構成される。
プ２２からの第２クロック（ＣＬＫ１）に同期して動作
し、そして第１〜第８フリップフロップ１１〜１８のそ
れぞれの出力を各自の入力として受け入れて出力する８
個のＤ−フリップフロップ（以下、‘第１０〜第１７フ
リップフロップ’という）３１〜３８から構成される。
【００３８】第１比較回路４０は、第１〜第８フリップ
フロップ１１〜１８の出力（Ｓ１〜Ｓ８をそれぞれ受け
入れており、最下位ビット信号および四番目のビット信
号としては直並列変換器１０の出力Ｓ１およびＳ４を反
転した信号をそれぞれ受け入れて論理積を施すことによ
って第１〜第８フリップフロップ１１〜１８の出力（Ｓ
１〜Ｓ８）がＡ１（＝１１１１０１１０）と一致するか
否の正否を示す信号（Ｘ１）を出力するＡＮＤゲート
（以下、‘第１ＡＮＤゲート’という）４１から構成さ
れる。
フロップ１１〜１８の出力（Ｓ１〜Ｓ８をそれぞれ受け
入れており、最下位ビット信号および四番目のビット信
号としては直並列変換器１０の出力Ｓ１およびＳ４を反
転した信号をそれぞれ受け入れて論理積を施すことによ
って第１〜第８フリップフロップ１１〜１８の出力（Ｓ
１〜Ｓ８）がＡ１（＝１１１１０１１０）と一致するか
否の正否を示す信号（Ｘ１）を出力するＡＮＤゲート
（以下、‘第１ＡＮＤゲート’という）４１から構成さ
れる。
【００３９】第２比較回路５０は直並列変換回路１０の
出力（Ｓ１〜Ｓ８）をそれぞれ受け入れ、第１〜第８フ
リップフロップ１１〜１８の出力（Ｓ１〜Ｓ８）の中の
Ｓ４およびＳ６を除外した残りの信号の反転信号を受け
入れて論理積を施し第１〜第８フリップフロップ１１〜
１８の出力（Ｓ１〜Ｓ８）がＡ２（＝００１０１００
０）と一致するか否の正否を示す信号（Ｘ２）を出力す
るＡＮＤゲート（以下、‘第２ＡＮＤゲート’という）
５１から構成される。
出力（Ｓ１〜Ｓ８）をそれぞれ受け入れ、第１〜第８フ
リップフロップ１１〜１８の出力（Ｓ１〜Ｓ８）の中の
Ｓ４およびＳ６を除外した残りの信号の反転信号を受け
入れて論理積を施し第１〜第８フリップフロップ１１〜
１８の出力（Ｓ１〜Ｓ８）がＡ２（＝００１０１００
０）と一致するか否の正否を示す信号（Ｘ２）を出力す
るＡＮＤゲート（以下、‘第２ＡＮＤゲート’という）
５１から構成される。
【００４０】選択回路６０は所定の選択制御信号（ＳＥ
ＬＥＣＴ）によって制御されて第１ＡＮＤゲート４１の
出力（Ｘ１）と第２ＡＮＤゲート５１の出力（Ｘ２）の
中の一方を選択して出力信号（ＯＵＴ）として出力する
マルチプレクサー６１から構成される。
ＬＥＣＴ）によって制御されて第１ＡＮＤゲート４１の
出力（Ｘ１）と第２ＡＮＤゲート５１の出力（Ｘ２）の
中の一方を選択して出力信号（ＯＵＴ）として出力する
マルチプレクサー６１から構成される。
【００４１】この選択回路６０のマルチプレクサー６１
の出力（ＯＵＴ）は第９フリップフロップ２２の入力と
して提供される。
の出力（ＯＵＴ）は第９フリップフロップ２２の入力と
して提供される。
【００４２】図３に示すように、分周回路７０は第１ク
ロック（ＣＬＫ）を受け入れており、その周波数の１／
８の周波数をもつ信号を出力する。
ロック（ＣＬＫ）を受け入れており、その周波数の１／
８の周波数をもつ信号を出力する。
【００４３】また、第２遅延回路８０は、入力として第
１クロック（ＣＬＫ）を受け入れるインバーター８１
と、入力として分周回路７０の出力を受け入れており、
インバーター８１の出力によって動作されて第１クロッ
クの１／２クロックパルス時間遅延されたクロック（Ｃ
ＬＫ２；以下‘第３クロック’という）を出力するＤ−
フリップフロップ（以下、‘第１８フリップフロップ’
という）８２から構成される。
１クロック（ＣＬＫ）を受け入れるインバーター８１
と、入力として分周回路７０の出力を受け入れており、
インバーター８１の出力によって動作されて第１クロッ
クの１／２クロックパルス時間遅延されたクロック（Ｃ
ＬＫ２；以下‘第３クロック’という）を出力するＤ−
フリップフロップ（以下、‘第１８フリップフロップ’
という）８２から構成される。
【００４４】同期パタン検出回路９０は選択回路６０の
出力（ＯＵＴ）が入力データがＡ１またはＡ２と一致す
ることを示すことに応答してイネ−ブルされ、第１８フ
リップフロップ８２からの第３クロック（ＣＬＫ２）に
同期されて動作し、計数を１ずつ増加させて計数値が１
２になると論理積１（または、ハイレベル）の信号（Ｃ
ＮＴ）を出力する４ビットカウンター（以下、‘第１カ
ウンター’という）９１から構成される。
出力（ＯＵＴ）が入力データがＡ１またはＡ２と一致す
ることを示すことに応答してイネ−ブルされ、第１８フ
リップフロップ８２からの第３クロック（ＣＬＫ２）に
同期されて動作し、計数を１ずつ増加させて計数値が１
２になると論理積１（または、ハイレベル）の信号（Ｃ
ＮＴ）を出力する４ビットカウンター（以下、‘第１カ
ウンター’という）９１から構成される。
【００４５】パタン連続確認回路１００は第１カウンタ
ー９１の出力（ＣＮＴ）が論理積１を示すことに、応答
してイネ−ブルされ、第１８フリップフロップ８２から
の第３クロック（ＣＬＫ２）に同期して動作し、計数を
１ずつ増加させて計数値が２になると論理積１のフレー
ムパルス（ＦＰ）を出力する２ビットカウンター（以
下、‘第２カウンター’という）１０１から構成され
る。
ー９１の出力（ＣＮＴ）が論理積１を示すことに、応答
してイネ−ブルされ、第１８フリップフロップ８２から
の第３クロック（ＣＬＫ２）に同期して動作し、計数を
１ずつ増加させて計数値が２になると論理積１のフレー
ムパルス（ＦＰ）を出力する２ビットカウンター（以
下、‘第２カウンター’という）１０１から構成され
る。
【００４６】さて、本実施例の装置がパワーオンされる
と、上記した全てのフリップフロップ（１１〜１８，２
２，３１〜３８，８２）および分周回路７０のそれぞれ
のリセット端子（ＲＳＴＲ）には論理積０のリセット信
号（ＳＹＳＢ）が提供され、これをもってそれらの全て
はリセット状態となる。
と、上記した全てのフリップフロップ（１１〜１８，２
２，３１〜３８，８２）および分周回路７０のそれぞれ
のリセット端子（ＲＳＴＲ）には論理積０のリセット信
号（ＳＹＳＢ）が提供され、これをもってそれらの全て
はリセット状態となる。
【００４７】初期化回路１１０はリセット信号（ＳＹＳ
Ｂ）の反転信号と第１および第２カウンター９１，１０
１の出力（ＣＮＴ，ＦＰ）を受け入れて論理演算を施し
て、第１カウンタ９１のリセット端子（ＲＳＴＢ）に提
供するＮＯＲゲート１１１と、リセット信号（ＳＹＳ
Ｂ）および第２カウンター１０１の出力の反転信号をそ
れぞれ受け入れて論理積を施し第２カウンター１０１の
リセット端子（ＲＳＴＢ）に提供するＡＮＤゲート（以
下、‘第３ＡＮＤゲート’という）１１２から構成され
る。
Ｂ）の反転信号と第１および第２カウンター９１，１０
１の出力（ＣＮＴ，ＦＰ）を受け入れて論理演算を施し
て、第１カウンタ９１のリセット端子（ＲＳＴＢ）に提
供するＮＯＲゲート１１１と、リセット信号（ＳＹＳ
Ｂ）および第２カウンター１０１の出力の反転信号をそ
れぞれ受け入れて論理積を施し第２カウンター１０１の
リセット端子（ＲＳＴＢ）に提供するＡＮＤゲート（以
下、‘第３ＡＮＤゲート’という）１１２から構成され
る。
【００４８】同期パタン選択回路１２０は第２カウンタ
ー１０１の出力（ＦＰ）の反転信号とリセット信号（Ｓ
ＹＳＢ）を受け入れて論理演算するＡＮＤゲート（以
下、‘第４ＡＮＤゲート’という）１２１と、この第４
ＡＮＤゲート１２１の出力を自身のリセット端子（ＲＳ
ＴＢ）として受け入れ、第１カウンター９１の出力（Ｃ
ＮＴ）に同期して論理積１の信号（ＳＥＬＥＣＴ）を出
力するＤ−フリップフロップ（以下、‘第１９フリップ
フロップ’という）１２２から構成される。
ー１０１の出力（ＦＰ）の反転信号とリセット信号（Ｓ
ＹＳＢ）を受け入れて論理演算するＡＮＤゲート（以
下、‘第４ＡＮＤゲート’という）１２１と、この第４
ＡＮＤゲート１２１の出力を自身のリセット端子（ＲＳ
ＴＢ）として受け入れ、第１カウンター９１の出力（Ｃ
ＮＴ）に同期して論理積１の信号（ＳＥＬＥＣＴ）を出
力するＤ−フリップフロップ（以下、‘第１９フリップ
フロップ’という）１２２から構成される。
【００４９】パワーオンされると、リセット信号（ＳＹ
ＳＢ）によってＮＯＲゲート（１１１）の出力と第３Ａ
ＮＤゲート１１２の出力が論理積０になるので、フリッ
プフロップと同様ように第１および第２カウンター９
１，１０１は全てリセット状態となる。
ＳＢ）によってＮＯＲゲート（１１１）の出力と第３Ａ
ＮＤゲート１１２の出力が論理積０になるので、フリッ
プフロップと同様ように第１および第２カウンター９
１，１０１は全てリセット状態となる。
【００５０】以下、本実施例に係るフレ−ム同期装置の
動作を詳細に説明する。
動作を詳細に説明する。
【００５１】図２において、上記で説明のようにパワー
オンされると論理積０のリセット信号（ＳＹＳＢ）が第
１〜第１８フリップフロップ（１１〜１８，２２，３１
〜３８，８２）のそれぞれのリセット端子（ＲＳＴＢ）
と分周回路７０のリセット端子（ＲＳＴＢ）に入力され
ることによってそれらのすべてはリセット状態となる。
オンされると論理積０のリセット信号（ＳＹＳＢ）が第
１〜第１８フリップフロップ（１１〜１８，２２，３１
〜３８，８２）のそれぞれのリセット端子（ＲＳＴＢ）
と分周回路７０のリセット端子（ＲＳＴＢ）に入力され
ることによってそれらのすべてはリセット状態となる。
【００５２】また、このとき、ＮＯＲゲート１１１およ
び第３ＡＮＤゲート１１２の出力も論理積０であるの
で、第１カウンター９１と第２カウンター１０１もそれ
ぞれリセット状態となる。
び第３ＡＮＤゲート１１２の出力も論理積０であるの
で、第１カウンター９１と第２カウンター１０１もそれ
ぞれリセット状態となる。
【００５３】所定の時間が経過した以後に、リセット信
号（ＳＹＳＢ）は論理積１となる。ビット単位に同期化
された直列データ（ＤＡＴＡ）は第１クロック（ＣＬ
Ｋ）の入力に応答して動作される第１〜第８フリップフ
ロップ（１１〜１８）によって毎クロックの毎に１ビッ
トずつシフトされて８ビットの並列データ（Ｓ１〜Ｓ
８）に変換される。
号（ＳＹＳＢ）は論理積１となる。ビット単位に同期化
された直列データ（ＤＡＴＡ）は第１クロック（ＣＬ
Ｋ）の入力に応答して動作される第１〜第８フリップフ
ロップ（１１〜１８）によって毎クロックの毎に１ビッ
トずつシフトされて８ビットの並列データ（Ｓ１〜Ｓ
８）に変換される。
【００５４】第１〜第８フリップフロップ（１１〜１
８）の出力（Ｓ１〜Ｓ８）は第１ＡＮＤゲート４１と第
２ＡＮＤゲート５１にそれぞれ提供される。
８）の出力（Ｓ１〜Ｓ８）は第１ＡＮＤゲート４１と第
２ＡＮＤゲート５１にそれぞれ提供される。
【００５５】第１および第２ＡＮＤゲート４１，５１は
それぞれ第１〜第８フリップフロップ１１〜１８の出力
（Ｓ１〜Ｓ８）をフレーム整列バイトＡ１（＝１１１１
０１１０）およびＡ２（＝００１０１０００）と比較す
る。
それぞれ第１〜第８フリップフロップ１１〜１８の出力
（Ｓ１〜Ｓ８）をフレーム整列バイトＡ１（＝１１１１
０１１０）およびＡ２（＝００１０１０００）と比較す
る。
【００５６】このとき、もし第１〜第８フリップフロッ
プ１１〜１８の出力（Ｓ１〜Ｓ８）がＡ１（＝１１１１
０１１０）であると第１ＡＮＤゲート４１は論理積１の
比較信号（Ｘ１）を出力し、第２ＡＮＤゲート５１は論
理積０の比較信号（Ｘ２）を出力する。
プ１１〜１８の出力（Ｓ１〜Ｓ８）がＡ１（＝１１１１
０１１０）であると第１ＡＮＤゲート４１は論理積１の
比較信号（Ｘ１）を出力し、第２ＡＮＤゲート５１は論
理積０の比較信号（Ｘ２）を出力する。
【００５７】反対に、第１〜第８フリップフロップ１１
〜１８の出力（Ｓ１〜Ｓ８）がＡ２（＝００１０１００
０）であると第１ＡＮＤゲート４１は論理積０の比較信
号（Ｘ１）を出力し、第２ＡＮＤゲート５１は論理積１
の比較信号（Ｘ２）を出力する。
〜１８の出力（Ｓ１〜Ｓ８）がＡ２（＝００１０１００
０）であると第１ＡＮＤゲート４１は論理積０の比較信
号（Ｘ１）を出力し、第２ＡＮＤゲート５１は論理積１
の比較信号（Ｘ２）を出力する。
【００５８】また、第１〜第８フリップフロップ１１〜
１８の出力（Ｓ１〜Ｓ８）がＡ１およびＡ２ではないと
第１および第２ＡＮＤゲート４１，５１のすべては論理
積０の比較信号（Ｘ１，Ｘ２）をそれぞれ出力する。
１８の出力（Ｓ１〜Ｓ８）がＡ１およびＡ２ではないと
第１および第２ＡＮＤゲート４１，５１のすべては論理
積０の比較信号（Ｘ１，Ｘ２）をそれぞれ出力する。
【００５９】第１および第２ＡＮＤゲート４１，５１の
出力（Ｘ１，Ｘ２）はマルチプレクサー６１の二つの入
力端子（Ａ，Ｂ）にそれぞれ提供される。
出力（Ｘ１，Ｘ２）はマルチプレクサー６１の二つの入
力端子（Ａ，Ｂ）にそれぞれ提供される。
【００６０】マルチプレクサ６１は同期パタン選択回路
１２０内の第１９フリップフロップ１２２から提供され
る選択制御信号（ＳＥＬＥＣＴ）の論理レベルにより第
１ＡＮＤゲート４１の出力（Ｘ１）と第２ＡＮＤゲート
５１の出力（Ｘ２）の中にある一つを選択して自身の出
力信号（ＯＵＴ）として出力する。
１２０内の第１９フリップフロップ１２２から提供され
る選択制御信号（ＳＥＬＥＣＴ）の論理レベルにより第
１ＡＮＤゲート４１の出力（Ｘ１）と第２ＡＮＤゲート
５１の出力（Ｘ２）の中にある一つを選択して自身の出
力信号（ＯＵＴ）として出力する。
【００６１】このとき、マルチプレクサー６１の出力
（ＯＵＴ）が論理積１であると、第１遅延２０はバイト
整列回路３０に第２クロック（ＣＬＫ１）を提供し、そ
れが直並列変換回路１０の出力を受け入れるようにす
る。
（ＯＵＴ）が論理積１であると、第１遅延２０はバイト
整列回路３０に第２クロック（ＣＬＫ１）を提供し、そ
れが直並列変換回路１０の出力を受け入れるようにす
る。
【００６２】また、マルチプレクサー６１の出力（ＯＵ
Ｔ）が論理積１であると、第１カウンター９１がイネ−
ブル状態となって第２遅延回路８０から提供される第３
パルス（ＣＬＫ２）により計数動作を遂行する。
Ｔ）が論理積１であると、第１カウンター９１がイネ−
ブル状態となって第２遅延回路８０から提供される第３
パルス（ＣＬＫ２）により計数動作を遂行する。
【００６３】しかし、マルチプレクサー６１の出力（Ｏ
ＵＴ）が論理積０であると、第１遅延回路２０はバイト
整列回路３０に第２クロック（ＣＬＫ１）を提供するこ
とができないようになるので、このときにはバイト整列
回路３０が動作されない。
ＵＴ）が論理積０であると、第１遅延回路２０はバイト
整列回路３０に第２クロック（ＣＬＫ１）を提供するこ
とができないようになるので、このときにはバイト整列
回路３０が動作されない。
【００６４】ここで、本実施例を、よりよく理解するこ
とができるようにするために図４のタイミング図を参照
しながら、あるフレーム区間オーバーヘッドのバイト信
号がデータ信号（ＤＡＴＡ）として入力される場合を例
を上げて説明する。
とができるようにするために図４のタイミング図を参照
しながら、あるフレーム区間オーバーヘッドのバイト信
号がデータ信号（ＤＡＴＡ）として入力される場合を例
を上げて説明する。
【００６５】データ信号（ＤＡＴＡ）として、あるフレ
ームの区間オーバーヘッドにおける一番目のフレーム整
列バイト（Ａ１＝１１１１０１１０）が直列に入力され
ると、入力データ信号（図４、ＤＡＴＡ参照）は第１ク
ロック（図４、ＣＬＫ参照）の入力により動作される直
並列変換回路１０によって８ビットの並列データ（Ｓ１
〜Ｓ８）として変換されて第１及び第１比較回路４０，
５０にそれぞれ提供される。
ームの区間オーバーヘッドにおける一番目のフレーム整
列バイト（Ａ１＝１１１１０１１０）が直列に入力され
ると、入力データ信号（図４、ＤＡＴＡ参照）は第１ク
ロック（図４、ＣＬＫ参照）の入力により動作される直
並列変換回路１０によって８ビットの並列データ（Ｓ１
〜Ｓ８）として変換されて第１及び第１比較回路４０，
５０にそれぞれ提供される。
【００６６】第１比較回路４０は並列データ（Ｓ１〜Ｓ
８）が第１フレーム整列バイトＡ１と同一であることを
識別し、これを示す論理積１の比較信号（Ｘ１）を出力
する。
８）が第１フレーム整列バイトＡ１と同一であることを
識別し、これを示す論理積１の比較信号（Ｘ１）を出力
する。
【００６７】反面、第２比較回路５０は並列データ（Ｓ
１〜Ｓ８）が第２フレーム整列バイトＡ２と同一でない
ことを識別し、これを示す論理積０の比較信号（Ｘ２）
を出力する。
１〜Ｓ８）が第２フレーム整列バイトＡ２と同一でない
ことを識別し、これを示す論理積０の比較信号（Ｘ２）
を出力する。
【００６８】このとき、リセット信号（ＳＹＳＢ）が論
理積１であり、第２カウンター１０１がリセット状態に
いるので、第４ＡＮＤゲート１２１の出力が論理積１に
なって第１９フリップフロップ１２２はリセット状態か
ら外れるようになる。
理積１であり、第２カウンター１０１がリセット状態に
いるので、第４ＡＮＤゲート１２１の出力が論理積１に
なって第１９フリップフロップ１２２はリセット状態か
ら外れるようになる。
【００６９】このとき同期パタン選択回路１２０からの
選択制御信号（ＳＥＬＥＣＴ）が論理積０であるので、
選択回路６０は第１比較回路４０の出力（Ｘ１）を選択
して自身の出力信号（ＯＵＴ）として出力する。
選択制御信号（ＳＥＬＥＣＴ）が論理積０であるので、
選択回路６０は第１比較回路４０の出力（Ｘ１）を選択
して自身の出力信号（ＯＵＴ）として出力する。
【００７０】即ち、選択回路６０は論理積１の出力信号
（ＯＵＴ）を第１遅延回路２０内の第１８フリップフロ
ップ２２の入力端子（Ｄ）と第１カウンター９１のイネ
−ブル端子（ＥＮ）にそれぞれ提供する。
（ＯＵＴ）を第１遅延回路２０内の第１８フリップフロ
ップ２２の入力端子（Ｄ）と第１カウンター９１のイネ
−ブル端子（ＥＮ）にそれぞれ提供する。
【００７１】これをもって、バイト整列回路３０は第１
遅延回路２０から第２クロック（ＣＬＫ１）の入力によ
り直並列変換回路１０の出力を受け入れて出力し、第１
カウンター９１は第２遅延回路８０からの第３クロック
（ＣＬＫ２）の入力により計数値を１増加させる。
遅延回路２０から第２クロック（ＣＬＫ１）の入力によ
り直並列変換回路１０の出力を受け入れて出力し、第１
カウンター９１は第２遅延回路８０からの第３クロック
（ＣＬＫ２）の入力により計数値を１増加させる。
【００７２】バイト整列回路３０の出力（図４、Ｑ１〜
Ｑ８参照）はフレームバイトのエラーを検索するために
フレームバイトエラー検出用制御器（図示されていな
い）に転送される。
Ｑ８参照）はフレームバイトのエラーを検索するために
フレームバイトエラー検出用制御器（図示されていな
い）に転送される。
【００７３】第１カウンター９１は計数値が１２である
とき論理積１のフレームパタン検出信号（図４から、Ｃ
ＮＴ参照）を出力するので、このときその出力（ＣＮ
Ｔ）は論理積０である。
とき論理積１のフレームパタン検出信号（図４から、Ｃ
ＮＴ参照）を出力するので、このときその出力（ＣＮ
Ｔ）は論理積０である。
【００７４】したがって、第２カウンター１０１は第３
クロック（ＣＬＫ２）が出力されても、やはリセット状
態に保持して動作されない。
クロック（ＣＬＫ２）が出力されても、やはリセット状
態に保持して動作されない。
【００７５】このとき第２カウンター１０１は論理積０
のフレームパルス（図、ＦＰ参照）を出力する。
のフレームパルス（図、ＦＰ参照）を出力する。
【００７６】一番目のフレーム整列バイトＡ１の入力に
続いて連続的に二番目のフレーム整列バイトが直列に入
力される場合は、第１カウタンー９１が２の計数値をも
つことを除けば一番目のフレーム整列バイトの入力に対
する動作と同様に動作する。
続いて連続的に二番目のフレーム整列バイトが直列に入
力される場合は、第１カウタンー９１が２の計数値をも
つことを除けば一番目のフレーム整列バイトの入力に対
する動作と同様に動作する。
【００７７】このようにして、１２個のフレーム整列バ
イトＡ１の連続的な入力が完了されると、第カウンター
９１は論理積１の信号を出力してパタン連続確認回路１
００と初期化回路１１０および同期パタン選択回路１２
０にそれぞれ提供する。
イトＡ１の連続的な入力が完了されると、第カウンター
９１は論理積１の信号を出力してパタン連続確認回路１
００と初期化回路１１０および同期パタン選択回路１２
０にそれぞれ提供する。
【００７８】これをもって、パタン連続確認回路１００
内の第２カウンター１０１はイネ−ブルされて第２遅延
回路８０からの第３クロック（ＣＬＫ２）により自身の
計数値を１増加させる。
内の第２カウンター１０１はイネ−ブルされて第２遅延
回路８０からの第３クロック（ＣＬＫ２）により自身の
計数値を１増加させる。
【００７９】第２カウンター１０１は計数値が２のとき
論理積１の出力信号（図４から、ＦＰ参照）を出力する
ので、このときにもその出力（ＦＰ）は論理積０であ
る。
論理積１の出力信号（図４から、ＦＰ参照）を出力する
ので、このときにもその出力（ＦＰ）は論理積０であ
る。
【００８０】一方、１２個のフレーム整列バイトＡ１の
連続的な入力が完了されて第１カウンター９１が論理積
１のフレームパタン検出信号（ＣＮＴ）を出力すると、
既にリセット状態から脱している第１９フリップフロッ
プ１２２は論理積１の出力信号（ＳＥＬＥＣＴ）を出力
して選択回路６０に提供する。
連続的な入力が完了されて第１カウンター９１が論理積
１のフレームパタン検出信号（ＣＮＴ）を出力すると、
既にリセット状態から脱している第１９フリップフロッ
プ１２２は論理積１の出力信号（ＳＥＬＥＣＴ）を出力
して選択回路６０に提供する。
【００８１】これをもって、選択回路６０は第２比較回
路５１の出力（Ｘ２）を選択して自身の出力信号（ＯＵ
Ｔ）として出力する。
路５１の出力（Ｘ２）を選択して自身の出力信号（ＯＵ
Ｔ）として出力する。
【００８２】なお、このように、１２個のフレーム整列
バイトＡ１の連続的な入力が完了された場合には、ＮＯ
Ｒゲート１１１が論理積０の信号を第１カウンター９１
のリセット端子（ＲＳＴＢ）に提供してそれを再びリセ
ットさせる。
バイトＡ１の連続的な入力が完了された場合には、ＮＯ
Ｒゲート１１１が論理積０の信号を第１カウンター９１
のリセット端子（ＲＳＴＢ）に提供してそれを再びリセ
ットさせる。
【００８３】したがって、第１カウンター９１は論理積
０の出力（ＣＮＴ）と０の計数値をもつようになる。
０の出力（ＣＮＴ）と０の計数値をもつようになる。
【００８４】１２個のＡ１が入力された以後連続的に入
力された１バイトの信号が第２比較回路５０によってフ
レーム整列バイトＡ２（＝００１０１０００）と一致す
るものと判断されると、第２比較回路５０の出力（Ｘ
２）が論理積１になるので、選択回路６０の出力（ＯＵ
Ｔ）も論理積１になる。
力された１バイトの信号が第２比較回路５０によってフ
レーム整列バイトＡ２（＝００１０１０００）と一致す
るものと判断されると、第２比較回路５０の出力（Ｘ
２）が論理積１になるので、選択回路６０の出力（ＯＵ
Ｔ）も論理積１になる。
【００８５】これをもって、バイト整列回路３０は直並
列変換回路１０の出力（Ｓ１〜Ｓ８）を受け入れるよう
になり、そして第１カウンター９１はイネ−ブルされて
第２遅延回路８０からの第３クロック（ＣＬＫ２）の入
力に応答して計数を１増加させる。
列変換回路１０の出力（Ｓ１〜Ｓ８）を受け入れるよう
になり、そして第１カウンター９１はイネ−ブルされて
第２遅延回路８０からの第３クロック（ＣＬＫ２）の入
力に応答して計数を１増加させる。
【００８６】このとき、第３クロック（ＣＬＫ２）は第
２カウンター１０１にも提供されるが、ディゼーブル状
態である第２カウンター１０１は計数動作を遂行するこ
とができないようになっている。
２カウンター１０１にも提供されるが、ディゼーブル状
態である第２カウンター１０１は計数動作を遂行するこ
とができないようになっている。
【００８７】したがって、第２カウンター１０１は１２
個のＡ１の入力によって、もつようになった計数値１を
そのままに維持する。
個のＡ１の入力によって、もつようになった計数値１を
そのままに維持する。
【００８８】勿論、このとき第１および第２カウンター
９１，１０１の出力（ＣＮＴ，ＦＰ）のそれぞれは論理
積０である。
９１，１０１の出力（ＣＮＴ，ＦＰ）のそれぞれは論理
積０である。
【００８９】一番目にフレーム整列バイトＡ２の入力に
続いて連続的に二番目の１バイトＡ２が直列に入力され
る場合にも、第１カウンター９１が２の計数値をもつこ
とを除けば、一番目のバイトＡ２の入力に対するのと同
様に動作する。
続いて連続的に二番目の１バイトＡ２が直列に入力され
る場合にも、第１カウンター９１が２の計数値をもつこ
とを除けば、一番目のバイトＡ２の入力に対するのと同
様に動作する。
【００９０】以上の説明のようにして、１２個のフレー
ム整列バイトＡ２の連続的な入力が完了されると、第１
カウンター９１は論理積１の信号を出力してパタン連続
確認回路１００と初期化回路１１０および同期パタン選
択回路１２０にそれぞれ提供する。
ム整列バイトＡ２の連続的な入力が完了されると、第１
カウンター９１は論理積１の信号を出力してパタン連続
確認回路１００と初期化回路１１０および同期パタン選
択回路１２０にそれぞれ提供する。
【００９１】これをもって、パタン連続確認回路１００
内の第２カウンター１０１はイネ−ブルされて第２遅延
回路８０からの第３クロック（ＣＫＬ２）により、その
計数値を１増加させることによって計数値２をもつよう
になリ、論理積１のフレームパルス（ＦＰ）を出力す
る。
内の第２カウンター１０１はイネ−ブルされて第２遅延
回路８０からの第３クロック（ＣＫＬ２）により、その
計数値を１増加させることによって計数値２をもつよう
になリ、論理積１のフレームパルス（ＦＰ）を出力す
る。
【００９２】第２カウンター１０１が論理積１のフレー
ムパルス（ＦＰ）を出力すると、ＮＯＲゲート１１１お
よび第３ＡＮＤゲート１１２のそれぞれは論理積１の出
力信号を出力する。
ムパルス（ＦＰ）を出力すると、ＮＯＲゲート１１１お
よび第３ＡＮＤゲート１１２のそれぞれは論理積１の出
力信号を出力する。
【００９３】これをもって、第１カウンター９１および
第２カウンター１０１はリセット状態となる。
第２カウンター１０１はリセット状態となる。
【００９４】このとき、リセット信号（ＳＹＳＢ）は論
理積１であるので、第４ＡＮＤゲート１２１の出力は論
理積０になる。
理積１であるので、第４ＡＮＤゲート１２１の出力は論
理積０になる。
【００９５】したがって、第１９フリップフロップ１２
２はリセット状態となって論理積０の出力信号（ＳＥＬ
ＥＣＴ）を出力する。
２はリセット状態となって論理積０の出力信号（ＳＥＬ
ＥＣＴ）を出力する。
【００９６】以上説明したのとは異なり、二つのバイト
のデータが連続的に入力されるとき、一番目の１バイト
データが、例えばＡ１（たまは、Ａ２）であり、それに
続いて連続的に入力された二番目の１バイトデータがフ
レーム整列バイトＡ１（または、Ａ２）ではないと、第
１比較回路４０および第２比較回路５０はそれぞれ論理
積０の信号（Ｘ１，Ｘ２）を出力する。
のデータが連続的に入力されるとき、一番目の１バイト
データが、例えばＡ１（たまは、Ａ２）であり、それに
続いて連続的に入力された二番目の１バイトデータがフ
レーム整列バイトＡ１（または、Ａ２）ではないと、第
１比較回路４０および第２比較回路５０はそれぞれ論理
積０の信号（Ｘ１，Ｘ２）を出力する。
【００９７】したがって、選択回路６０の出力（ＯＵ
Ｔ）は論理積０になってカウンター９１，１０１がイネ
−ブル状態とならないので、それらの計数動作が遂行さ
れることができないようになる。
Ｔ）は論理積０になってカウンター９１，１０１がイネ
−ブル状態とならないので、それらの計数動作が遂行さ
れることができないようになる。
【００９８】すなわち、このときには、カウンター９
１，１０１がリセット状態をそのままに維持する。
１，１０１がリセット状態をそのままに維持する。
【００９９】
【発明の効果】以上のように、本発明に係るフレ−ム同
期装置によれば、簡単な構成によってフレーム同期を探
すことができ、低速のクロックを使用して、Ａ１とＡ２
を同一のハードウェアによって検出する。したがい、ハ
ードウェアの量と電力の消耗を減らすことができるの
で、性能および経済性が優秀であるといえる。
期装置によれば、簡単な構成によってフレーム同期を探
すことができ、低速のクロックを使用して、Ａ１とＡ２
を同一のハードウェアによって検出する。したがい、ハ
ードウェアの量と電力の消耗を減らすことができるの
で、性能および経済性が優秀であるといえる。
【図１】本発明の一実施例に係るフレーム同期装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の一実施例に係るフレーム同期装置の詳
細な構成例を示すブロック図である。
細な構成例を示すブロック図である。
【図３】本発明の一実施例に係るフレーム同期装置の詳
細な構成例を示すブロック図である。
細な構成例を示すブロック図である。
【図４】本発明の一実施例に係るフレーム同期装置の動
作を示すタイミング図である。
作を示すタイミング図である。
１０ 直並列変換回路 ２０ 第１遅延回路 ３０ バイト整列回路 ４０ 第１比較回路 ５０ 第２比較回路 ６０ 選択回路６０ ７０ 分周回路 ８０ 第２遅延回路 ９０ 同期パタン検出回路 １００ パタン連続確認回路 １１０ 初期化回路 １２０ 同期パタン選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲鄭▼ 煕範 大韓民国大田直轄市儒城区柯亭洞161番地 財団法人韓国電子通信研究所内 (72)発明者 宋 元哲 大韓民国大田直轄市儒城区柯亭洞161番地 財団法人韓国電子通信研究所内 (72)発明者 李 勳馥 大韓民国大田直轄市儒城区柯亭洞161番地 財団法人韓国電子通信研究所内
Claims (8)
- 【請求項１】第１クロックに同期して直列に入力される
入力データを１バイトの並列データに変換する直並列変
換手段と、 前記第１クロックを所定の時間の間遅延させて第２クロ
ックを生成する第１遅延手段と、 前記第２クロックの入力に応答して前記直並列変換手段
から前記並列データを受け入れるバイト整列手段と、 前記直並列変換手段から前記並列データを受け入れて、
それが予め定められた第１フレーム整列バイトと同一で
あるかの可否を判別して同一可否を示す第１比較信号を
出力する第１比較手段と、 前記直並列変換手段から前記並列データを受け入れてそ
れが予め定められた第２フレーム整列バイトと同一であ
るかの正否を判別して同一正否を示す第２比較信号を出
力する第２比較手段と、 所定の選択制御信号によって制御され、前記第１および
前記第２比較手段からの前記第１および前記第２比較信
号の内の一方を選択して出力信号として出力する選択手
段と、 前記第１クロックを１／ｎ分周して出力する分周手段
と、 前記分周手段の出力を所定の時間の間遅延させて第３ク
ロックを生成する第２遅延手段と、 前記第３クロックが入力されることに、そして前記並列
データが前記第１フレーム整列バイトと前記第２フレー
ム整列バイトの内の一方と一致することを前記選択手段
の前記出力信号が示すことに応答して、連続する１２個
の前記第１フレーム整列バイからなる第１フレーム同期
パタンおよび連続する１２個の前記第２フレーム整列バ
イトからなる第２フレーム同期パタンが受信されたかの
正否を検出してフレーム同期パタン検出信号を出力する
同期パタン検出手段と、 前記フレーム同期パタン検出信号が前記第１フレーム同
期パタンおよび前記第２フレーム同期パタンの検出を示
すことに応答して、前記第１フレーム同期パタンに続い
て連続的に前記第２フレーム同期パタンが受信されるか
の正否を示すフレームパルスを出力するパタン連続確認
手段と、 前記フレーム同期パタ検出信号が前記第１フレーム同期
パタンと前記第２フレーム同期パタンの内の両方が検出
されないことを示すことに、そして前記フレームパルス
が前記第１および前記第２フレーム同期パタンが連続さ
れないことを示すことに、それぞれ応答して、前記同期
パタン検出手段および前記パタン連続確認手段をそれぞ
れ初期化させる初期化手段と、 前記フレーム同期パタン検出信号が前記第１および第２
フレーム同期パタンの中のある一つの検出を示すことに
応答して、前記選択手段が前記第１および前記第２比較
信号の内の一方を選択して出力するようにするための前
記所定の選択制御信号を出力する同期パタン選択手段を
包むことを特徴とするフレーム同期装置。 - 【請求項２】前記第１遅延手段は入力として前記第１ク
ロックを受け入れるインバーターと、 前記インバーターの出力によって動作し、前記第１クロ
ックの１／２クロックパルス時間、前記第１クロックを
遅延した前記第２クロックを出力するフリップフロップ
を包むことを特徴とする請求項１記載のフレーム同期装
置。 - 【請求項３】前記第１比較手段は前記直並列変換手段の
出力をそれぞれ受け入れ、かつ、最下位ビット信号およ
び四番目のビット信号としては前記直並列変換手段１０
の出力を反転した信号をそれぞれ受け入れる入力端子を
もつＡＮＤゲートを包むことを特徴とする請求項１記載
のフレーム同期装置。 - 【請求項４】前記第２比較手段は前記直並列変換手段の
出力をそれぞれ受け入れており、かつ、四番目および六
番目のビット出力を除外した残りの出力としては、当該
出力の反転信号を受け入れる入力端子をもつＡＮＤゲー
トを包むことを特徴とする請求項１記載のフレーム同期
装置。 - 【請求項５】同期パタン検出手段は前記入力データが前
記第１フレーム整列バイトまたは前記第２フレーム整列
バイトと一致することを前記選択手段の前記出力信号が
示すことに応答してイネ−ブルされ、前記第３クロック
に同期して動作し、計数を１ずつ増加させて計数値が１
２になると所定のレベルの前記フレーム同期パタン検出
信号を出力する第１カウンターを包むことを特徴とする
請求項１記載のフレーム同期装置。 - 【請求項６】前記パタン連続確認手段は前記フレーム同
期パタン検出信号が前記所定のレベルを示すことに応答
してイネ−ブルされ、前記第３クロックに同期して動作
し、計数を１ずつ増加させて計数値が２になると所定の
レベルの前記フレームパルスを出力する第２カウンター
を包むことを特徴とする請求項５記載のフレーム同期装
置。 - 【請求項７】前記初期化手段はリセット信号の反転信号
と前記フレーム同期パタン検出信号および前記フレーム
パルスを受け入れて論理演算を施し前記第１カウンター
のリセット端子に提供するＮＯＲゲートと、 前記リセット信号および前記フレームパルスの反転信号
を受け入れて論理積を施して前記第２カウンターのリセ
ット端子に提供するＡＮＤゲートを包含することを特徴
とする請求項６記載のフレーム同期装置。 - 【請求項８】前記同期パタン選択手段は前記フレームパ
ルスの反転信号とリセット信号を受け入れて論理演算を
施すＡＮＤゲートと、 前記ＡＮＤゲートの出力を自信のリセット端子に受け入
れ、前記フレーム同期パタン検出信号に同期して所定レ
ベルの前記選択制御信号を出力するフリップフロップを
包含することを特徴とする請求項１記載のフレーム同期
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940033484A KR0133423B1 (ko) | 1994-12-09 | 1994-12-09 | 프레임 동기 장치(frame synchronizng device) |
| KR94-33484 | 1994-12-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08163116A true JPH08163116A (ja) | 1996-06-21 |
Family
ID=19400870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316450A Pending JPH08163116A (ja) | 1994-12-09 | 1994-12-20 | フレーム同期装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5710774A (ja) |
| JP (1) | JPH08163116A (ja) |
| KR (1) | KR0133423B1 (ja) |
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| US6625240B1 (en) | 1999-05-07 | 2003-09-23 | Nec Electronics Corporation | Byte alignment/frame synchronization apparatus |
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|---|---|---|---|
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