JPH0214575A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0214575A JPH0214575A JP16563288A JP16563288A JPH0214575A JP H0214575 A JPH0214575 A JP H0214575A JP 16563288 A JP16563288 A JP 16563288A JP 16563288 A JP16563288 A JP 16563288A JP H0214575 A JPH0214575 A JP H0214575A
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- JP
- Japan
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- region
- effect transistor
- field effect
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関するものであり、特に、ＭＯ
Ｓ電界効果トランジスタを含む半導体装置に関するもの
である。
Ｓ電界効果トランジスタを含む半導体装置に関するもの
である。
［従来の技術］
第２図は、従来のＮＭＯＳ、すなわち、ｎチャネルＭＯ
３構造の電界効果トランジスタの断面構造である。電極
は、図の左から順に、ソース、ゲート、ドレイン用に３
個存在する。また、ＭＯＳという名が示すとおり、ゲー
ト部は、ゲート電極５、ゲート酸化膜４、ｐ型シリコン
基板１の積層構造である。
３構造の電界効果トランジスタの断面構造である。電極
は、図の左から順に、ソース、ゲート、ドレイン用に３
個存在する。また、ＭＯＳという名が示すとおり、ゲー
ト部は、ゲート電極５、ゲート酸化膜４、ｐ型シリコン
基板１の積層構造である。
ゲート電極５と引出配線７は層間絶縁膜６で絶縁されて
いる。図中、参照符号３で示したものは、素子間分離用
のフィールド酸化膜を表わしている。
いる。図中、参照符号３で示したものは、素子間分離用
のフィールド酸化膜を表わしている。
なお、この装置は表面保護膜層を備えているが、図面を
簡単化するために、その図示を省略している。
簡単化するために、その図示を省略している。
従来のＭＯ６％界効果トランジスタでは、チャネル領域
のしきい値電圧（ＶＴ Ｈ）は１踵のみである。ここに
、しきい値電圧とは、ＭＯＳキャパシタでシリコン表面
に反転層を形成させるゲート電圧をいう（香山編、超高
速ＭＯＳデバイス（昭和６１年培風館発行）、１１．９
頁フ照）。そして、このしきい値電圧を決定する不純物
濃度、ゲート酸化膜の膜厚、界面電荷等は一定に保たれ
ており、通常ＭＯ３電界効果トランジスタ特性を示す。
のしきい値電圧（ＶＴ Ｈ）は１踵のみである。ここに
、しきい値電圧とは、ＭＯＳキャパシタでシリコン表面
に反転層を形成させるゲート電圧をいう（香山編、超高
速ＭＯＳデバイス（昭和６１年培風館発行）、１１．９
頁フ照）。そして、このしきい値電圧を決定する不純物
濃度、ゲート酸化膜の膜厚、界面電荷等は一定に保たれ
ており、通常ＭＯ３電界効果トランジスタ特性を示す。
［発明が解決しようとする課題］
従来のＭＯ５？ｌｉ界効果トランジスタは以上のように
構成されており、チャネル領域が１種であるため、以下
のような問題点が生じていた。すなわち、第３図を参照
して、上記のようなＮチャネルＭＯＳ電界効果トランジ
スタのチップ８を外部リード１０と接続し、樹脂９にパ
ッケージした場合、樹脂９からチップ８に圧縮応力がか
かる。この圧縮応力により、チップ８が不均一な歪を受
けた場合、最大応力を受けるチャネル領域のしきい値電
圧が変化し、チャネルリークという特性劣化が発生する
、という問題点があった。
構成されており、チャネル領域が１種であるため、以下
のような問題点が生じていた。すなわち、第３図を参照
して、上記のようなＮチャネルＭＯＳ電界効果トランジ
スタのチップ８を外部リード１０と接続し、樹脂９にパ
ッケージした場合、樹脂９からチップ８に圧縮応力がか
かる。この圧縮応力により、チップ８が不均一な歪を受
けた場合、最大応力を受けるチャネル領域のしきい値電
圧が変化し、チャネルリークという特性劣化が発生する
、という問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、内部および外部からの応力を受けても、特性
劣化を引き起こさない、ＭＯＳ電界効果トランジスタを
含む半導体装置を提供することを目的とする。
たもので、内部および外部からの応力を受けても、特性
劣化を引き起こさない、ＭＯＳ電界効果トランジスタを
含む半導体装置を提供することを目的とする。
［課題を解決するための手段］
この発明は、ＭＯＳ電界効果トランジスタを含む半導体
装置にかかるものである。そして、前記問題点を解決す
るために、上記ＭＯＳｒｉ界効果トランジスタは複数の
しきい値電圧を有するゲート領域を含み、それによって
、応力を受けやすいチャネル領域のしきい値電圧が予め
調整変更されている。
装置にかかるものである。そして、前記問題点を解決す
るために、上記ＭＯＳｒｉ界効果トランジスタは複数の
しきい値電圧を有するゲート領域を含み、それによって
、応力を受けやすいチャネル領域のしきい値電圧が予め
調整変更されている。
［作用］
ＭＯ３’Ｊ界効果トランジスタが複数のしきい値電圧を
有するゲート領域を含み、それによって、応力を受けや
すいチャネル領域のしきい値電圧が予め調整変更されて
いるので、たとえ応力による界面電荷の増加があって、
しきい値電圧の低下が生じても、チャネルリークを発生
させないようにできる。
有するゲート領域を含み、それによって、応力を受けや
すいチャネル領域のしきい値電圧が予め調整変更されて
いるので、たとえ応力による界面電荷の増加があって、
しきい値電圧の低下が生じても、チャネルリークを発生
させないようにできる。
［実施例］
以下、この発明の実施例を図について説明する。
第１図は、この発明の一実施例を説明するための図であ
る。第１図を参照して、参照符号２で示された部分はｎ
十型拡散領域であり、参照符号５で示されたものはゲー
ト電極である。実施例にかかるＭＯ３？ＩＳ界効果トラ
ンジスタは、図中、ＡとＢで示す、複数のしきい値電圧
を有するゲート領域を含んでいる。
る。第１図を参照して、参照符号２で示された部分はｎ
十型拡散領域であり、参照符号５で示されたものはゲー
ト電極である。実施例にかかるＭＯ３？ＩＳ界効果トラ
ンジスタは、図中、ＡとＢで示す、複数のしきい値電圧
を有するゲート領域を含んでいる。
第１図を参照して、たとえば、Ａ領域に応力が大き（か
かるとする。この場合、ＭＯＳ電界効果トランジスタで
は、界面電荷の増加等の原因により、しきい値電圧が低
下する。しかしながら、この場合に、このＡ領域のｐ型
基板不純物濃度を予めＢ領域よりも高くしておき（通常
のチャネルドープ法等によって可能である。）、シきい
値電圧を上げておくと、応力によるしきい値電圧の低下
分を補償することができる。
かるとする。この場合、ＭＯＳ電界効果トランジスタで
は、界面電荷の増加等の原因により、しきい値電圧が低
下する。しかしながら、この場合に、このＡ領域のｐ型
基板不純物濃度を予めＢ領域よりも高くしておき（通常
のチャネルドープ法等によって可能である。）、シきい
値電圧を上げておくと、応力によるしきい値電圧の低下
分を補償することができる。
また、第３図を参照して、Ｎチャネル領域 ５ｆｔｔ界
効果トランジスタのチップ８を樹脂ってパッケージした
場合、チップ８の外周部の応力が他より高まることが知
られている。このような場合、上記応力により、Ｎチャ
ネルＭＯＳ電界効果トランジスタのしきい値電圧が、チ
ップ外周部に近いチャネル領域部で低下するということ
が起こる。しかしながら、本発明に従って、しきい値電
圧が低下すると思われる部分の基板不純物濃度を高め、
予めその部分のしきい値電圧を上げておくと、応力によ
るしきい値電圧の低下分を補償できる。
効果トランジスタのチップ８を樹脂ってパッケージした
場合、チップ８の外周部の応力が他より高まることが知
られている。このような場合、上記応力により、Ｎチャ
ネルＭＯＳ電界効果トランジスタのしきい値電圧が、チ
ップ外周部に近いチャネル領域部で低下するということ
が起こる。しかしながら、本発明に従って、しきい値電
圧が低下すると思われる部分の基板不純物濃度を高め、
予めその部分のしきい値電圧を上げておくと、応力によ
るしきい値電圧の低下分を補償できる。
なお、上記実施例では電界効果トランジスタがＮチャネ
ルＭＯＳ電界効果トランジスタである場合について説明
したが、この発明はこれに限られるものでなく、Ｐチャ
ネルＭＯ３電界効果トランジスタであっても実施例と同
様の効果を実現する。
ルＭＯＳ電界効果トランジスタである場合について説明
したが、この発明はこれに限られるものでなく、Ｐチャ
ネルＭＯ３電界効果トランジスタであっても実施例と同
様の効果を実現する。
また、複数のしきい値電圧を有するゲート領域を作成す
る方法について、上記実施例では、基板不純物濃度を変
更する方法を例示して説明したが、この発明はこれに限
られるものでなく、ゲート酸化膜の膜厚を変更するとい
う方法であっても、実施例と同様の効果を実現する。
る方法について、上記実施例では、基板不純物濃度を変
更する方法を例示して説明したが、この発明はこれに限
られるものでなく、ゲート酸化膜の膜厚を変更するとい
う方法であっても、実施例と同様の効果を実現する。
以上、具体的な実施例を挙げて、この発明の半導体装置
について説明したか、本発明は、その精神または主要な
特徴から逸脱することなく、他の色々な形で実施するこ
とができる。それゆえ、前述の実施例はあらゆる点でＩ
ｔなる例示にすぎず、限定的に解釈してはならない。本
発明の範囲は、特許請求の範囲によって示すものであっ
て、明細書本文には何ら拘束されない。さらに、特許請
求の範囲の均等範囲に属する変形や変更は、すべて本発
明の範囲内のものである。
について説明したか、本発明は、その精神または主要な
特徴から逸脱することなく、他の色々な形で実施するこ
とができる。それゆえ、前述の実施例はあらゆる点でＩ
ｔなる例示にすぎず、限定的に解釈してはならない。本
発明の範囲は、特許請求の範囲によって示すものであっ
て、明細書本文には何ら拘束されない。さらに、特許請
求の範囲の均等範囲に属する変形や変更は、すべて本発
明の範囲内のものである。
［発明の効果〕
以上説明したとおり、この発明によれば、ＭＯ８電界効
果トランジスタが複数のしきい値電圧を有するゲート領
域を含み、それによって、応力を受けやすいチャネル領
域のしきい値電圧が予め調整変更されているので、たと
え、応力による界面電荷の増加があって、しきい値電圧
の低下が起こっても、応力によるしきい値電圧の低下分
を補償することができる。それゆえ、しきい値電圧の変
動に起因する、チャネルリークという特性劣化を防止す
ることができる。その結果、安定して長期間にわたって
、信頼性の高い動作をさせることができる半導体装置が
得られるという効果を奏する。
果トランジスタが複数のしきい値電圧を有するゲート領
域を含み、それによって、応力を受けやすいチャネル領
域のしきい値電圧が予め調整変更されているので、たと
え、応力による界面電荷の増加があって、しきい値電圧
の低下が起こっても、応力によるしきい値電圧の低下分
を補償することができる。それゆえ、しきい値電圧の変
動に起因する、チャネルリークという特性劣化を防止す
ることができる。その結果、安定して長期間にわたって
、信頼性の高い動作をさせることができる半導体装置が
得られるという効果を奏する。
第１図はこの発明の一実施例を説明するための図である
。第２図は、８ＭＯ８構造の電界効果トランジスタの断
面構造の図である。第３図は、ＮＭＯ３ｍ界効果トラン
ジスタのチップを樹脂にパッケージしたときの図である
。 図において、５はゲート電極、Ａはしきい値電圧を高め
た部分、Ｂは通常のしきい値電圧を有する部分である。 なお、各図中、同一符号は同一またはトｕ当部分を示す
。
。第２図は、８ＭＯ８構造の電界効果トランジスタの断
面構造の図である。第３図は、ＮＭＯ３ｍ界効果トラン
ジスタのチップを樹脂にパッケージしたときの図である
。 図において、５はゲート電極、Ａはしきい値電圧を高め
た部分、Ｂは通常のしきい値電圧を有する部分である。 なお、各図中、同一符号は同一またはトｕ当部分を示す
。
Claims (1)
- 【特許請求の範囲】 ＭＯＳ電界効果トランジスタを含む半導体装置において
、 前記ＭＯＳ電界効果トランジスタは複数のしきい値電圧
を有するゲート領域を含み、 それによって、応力を受けやすいチャネル領域のしきい
値電圧が予め調整変更されている、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16563288A JPH0214575A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16563288A JPH0214575A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214575A true JPH0214575A (ja) | 1990-01-18 |
Family
ID=15816052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16563288A Pending JPH0214575A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214575A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012151287A (ja) * | 2011-01-19 | 2012-08-09 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置 |
| DE102012203928A1 (de) | 2011-06-01 | 2012-12-06 | Mitsubishi Electric Corporation | Verfahren zur Herstellung einer Halbleitervorrichtung |
| US9970715B2 (en) | 2012-04-23 | 2018-05-15 | Energy Technologies Institute Llp | Thermal energy storage apparatus |
| JP2018182311A (ja) * | 2017-04-11 | 2018-11-15 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 不揮発性メモリ装置 |
-
1988
- 1988-06-30 JP JP16563288A patent/JPH0214575A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012151287A (ja) * | 2011-01-19 | 2012-08-09 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置 |
| DE102012203928A1 (de) | 2011-06-01 | 2012-12-06 | Mitsubishi Electric Corporation | Verfahren zur Herstellung einer Halbleitervorrichtung |
| US9970715B2 (en) | 2012-04-23 | 2018-05-15 | Energy Technologies Institute Llp | Thermal energy storage apparatus |
| JP2018182311A (ja) * | 2017-04-11 | 2018-11-15 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 不揮発性メモリ装置 |
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