JPH02134938A - データ多重・分離方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信システムにおいてフレーム同期の必
要のないデータを多重及び分離する場合のデータ多重・
分離方式に関する。

〔従来の技術〕

従来、データ多重・分離方式において各種チャネルのデ
ータをフレーム同期をとって多重する場合は、各チャネ
ルのデータをひとかたまりにして多重する。したがって
、各チャネルとも多重及び分離する際、次フレームへデ
ータを収容している。このようなフレーム構成例及び多
重・分離方式を第６図、第７図及び第８図に示す。各図
において、Ｆはフレームパターン、Ａは１．０２４Ｍｂ
ｐｓのデータを伝送するチャネル、Ｂは２５６Ｋｂｐｓ
のデータを伝送するチャネル、Ｃは１２８Ｋｂｐｓのデ
ータを伝送するチャネル、アキは未使用である。

〔発明が解決しようとする課題〕

上述したような従来のデータ多重・分離方式では、各チ
ャネルのデータを多重する場合は次フレームに多重化し
、また多重データを分離する場合も次フレームに分離す
るため、最大エフレームの遅延が生じる。したがって、
ＨＤＬＣ手順のフォーマットのデータのようにフレーム
同期の必要がなく遅延を最小にすべきデータを多重する
場合にも、フレーム同期により多重及び分離の際にそれ
ぞれ最大１フレームずつの遅延が生じてしまい、通信の
効率が悪いという欠点がある。

〔課題を解決するための手段〕

本発明のデータ多重・分離方式はフレーム同期を必要と
しない第１チャネルのシリアルデータ及びフレーム同期
を必要とする第２チャネルのシリアルデータをそれぞれ
所定ビット数のブロックに区切る第１の手段と、 前記第１の手段によりブロック分けされた前記第１チャ
ネルのデータをブロック単位に一定周期で最寄りのフレ
ームに多重化するとともに前記第１の手段によりブロッ
ク分けされた前記第２チャネルのデータをブロック単位
に一定周期で前記最寄りのフレームに後続する次フレー
ムに多重化する第２の手段と、 受信した多重データから前記第１チャネルのデータ及び
前記第２チャネルのデータをそれぞれブロック単位に分
離する第３の手段と、 前記第３の手段により分離されたブロック単位のデータ
を前記第１チャネルのシリアルデータ及び前記第２チャ
ネルのシリアルデータに変換する第４の手段と、 前記第１．第２．第３及び第４の手段の動作タイミング
を制御する第５の手段とを備える。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のデータ多重・分離装置の構
成を示す図である。このデータ多重・分離装Ｍ１はチャ
ネルＡ、Ｂ、Ｃのデータをまとめてシリアルデータに多
重化して通信回線に送出するとともに、通信回線からの
多重化シリアルデータから各チャネルのデータを分離す
る機能を有している。チャネルＡ、Ｂ、Ｃのデータはデ
ータ多重・分離装置１内のシリアル−パラレル変換回路
１１．１２．１３にそれぞれ入力され、８ｂｉｔのパラ
レルデータに変換されて多重回路１４に入力される。多
重回路１４で多重された８ｂｉｔのパラレルデータは、
パラレル−シリアル変換回路１５でシリアルデータへ変
換されて通信回線へ出力される。また、通信回線より入
力した多重化シリアルデータは、シリアル−パラレル変
換回路２１により８ｂｉｔのパラレルデータに変換され
分離回路２２でチャネルＡ、Ｂ、Ｃ毎の８ｂｉｔパラレ
ルデータに分離され、パラレル−シリアル変換回路２３
，２４．２５に入力されてシリアルデータに変換され、
各チャネルのインタフェースへ出力される。データ多重
・分離装置１の制御回路３１はフレーム同期タイミング
入力とマイコンインタフェース入出力の情報に基づいて
多重回路１４、分離回路２２、シリアル−パラレル変換
回路１１，１２，１３．２１及びパラレル−シリアル変
換回路１５．２３，２４．２５のそれぞれのタイミング
の制御を行う。

次に、第１図、第３図、第４図及び第５図を併用して動
作について説明する。第３図はフレーム構成の一例を示
し、通信回線が２．０４８Ｍｂｐｓ、チャネルＡが１．
０２４Ｍｂｐｓ。

チャネルＢが２５６Ｋｂｐｓ及びチャネルＣが１２８Ｋ
ｂｐｓのデータ伝送速度の場合である。

チャネルＡはフレーム同期を必要としないＨＤＬＣ手順
にのっとったフォーマットを有するデータ用である。ま
た、第４図は多重方式のタイムチャート、第５図は分離
方式のタイムチャートを示ず。チャネルＢより入力した
２５６Ｋｂｐｓのシリアルデータはシリアル−パラレル
変換回路１２により、またチャネルＣより入力した１２
８Ｋｂｐｓのシリアルデータはシリアル−パラレル変換
回路１３により、それぞれ８ｂｉｔのパラレルデータ（
ブロック）に変換されて多重回路１４に入力される。各
ブロックは制御回路３１で指定されたタイミングにより
次フレームの各チャネルの収納位置に収容される。なお
、この場合は従来方式に対し遅延に関する優位性はない
。チャネルＡに入力した１、０２４Ｍｂｐｓのデータは
シリアル−パラレル変換回路１１により８ｂｉｔずつの
ブロックに変換された後、制御回路３１の指示によりフ
レーム同期タイミングに拘りなく自フレームのチャネル
Ａの収納位置へ収容することができる。したがって、チ
ャネルＡの遅延は第４図ては２．０４８Ｍｂｐｓのデー
タの２４ｂｉも分く≠１２μ５ｅｃ）となり、従来方式
に比較してはるかに小さくすることができる。また、入
力した多重データから各チャネルのデータを分離する場
合も同様に、チャネルＢ、Ｃの場合は従来方式と同様に
次フレームにそれぞれ２５６Ｋｂｐｓ。

１２８Ｋｂｐｓのシリアルデータとして出力されるが、
チャネルＡは自フレームで到着した順に次フレームを待
たずに１．０２４Ｍｂｐｓのシリアルデータとして再構
成される。

第２図を参照して第１図における制御回路３１の詳細構
成を説明する。制御回路３１はマイコンインタフェース
としてアドレスバス入力１選択信号入力、書込み信号入
力、読出し信号入力がそれぞれ人力バッファ１０１，１
０２，１０３゜１０４．１０５，１０６へ入力し、また
データバス入出力は入出力バッファ１０７へ接続してい
る。入力バッファ１０１，１０２の出力はアドレスデコ
ーダ１０８に接続するとともに、アドレスデコーダ１０
８の出力はチャネルＡモード設定回路１０９．チャネル
Ｂモード設定回路１１０．チャネルＣモード設定回路１
１１に入力する。また、入力バッファ１０３，１０４の
出力もそれぞれチャネルＡモード設定回路１０９．チャ
ネルＢモード設定回路１１０．チャネルＣモード設定回
路１１１にそれぞれ入力している。内部データバス１１
２には入出力バッファ１０７．チャネルＡモード設定回
路１０９．チャネルＢモード設定回路１１０．チャネル
Ｃモード設定回路１１１が接続されている。これにより
、チャネルＡモート設定回路１０９．チャネルＢモード
設定回路１１０゜チャネルＣモード設定回路１１１に各
チャネルのモード設定及びモード設定状況の読出しがで
きる。

また、チャネルＡモード設定回路１０９．チャネルＢモ
ード設定回路１１０．チャネルＣモード設定回路１１１
の各出力はそれぞれチャネルＡタイミング発生回路１１
３．チャネルＢタイミング発生回路１１４．チャネルＣ
タイミング発生回路１１５に入力するとともに、入力バ
ッファ１０５゜１０６の出力もチャネルＡタイミング発
生回路１１３、チャネルＢタイミング発生回路１１４チ
ャネルＣタイミング発生回路１１５に入力する。

入力バッファ１０５，１０６の出力は多重・分離タイミ
ング発生回路１１６に入力している。多重・分離タイミ
ング発生回＃ｒｌ１６．チャネルＡタイミング発生回路
１１３．チャネルＢタイミング発生回路１１４．チャネ
ルＣタイミング発生回路１１５の出力はそれぞれ出力バ
ッファ１１７゜１１８．１１９，１．２０を通して各タ
イミング出力として出力される。

続いて、第１図及び第２図を参照して制御回路３１の動
作を説明する。チャネルＡの速度及びフレーム同期の要
／不要の設定を行う場合、データ多重・分離装置１のマ
イコン（図示省略）からの選択信号入力及びアドレスバ
ス入力が制御回路３１内の入力バッファ１０２，１０１
を介してアドレスデコーダ１０８に入力されると、チャ
ネルＡに対する信号がイネーブルになる。同時に、マイ
コンからの書込み信号入力が入力バッファ１０３を介し
てチャネルＣモード設定回路１０９に入力され、データ
バスがらデータが人出力バッファ１０７を介して入力す
ると、入力したデータに従いチャネルＡのモードが設定
される。設定内容はチャネルＡの伝送速度及びフレーム
同期の要／不要である。チャネルＡモード設定回路１０
９の出力と、入力バッファ１０５．１０６を介して入力
したフレームタイミング入力と、システムクロック入力
とにより、チャネルＡタイミング発生回路１１３でチャ
ネルＡのシリアル−パラレル変換回路１１及びパラレル
−シリアル変換回路２３のタイミングが作成される。チ
ャネルＢ、Ｃの場合も同様である。また、多重データの
多重／分離タイミングは多重データの伝送速度が一定（
この実施例では２．０４８Ｍｂｐｓ）の場合は常に同タ
イミングとなるので、入力バッファ１０５゜１０６から
のフレームタイミングを共に多重／分離タイミング発生
回路１１６で作成され、出力バッファ１１７よりパラレ
ルーシ、リアル変換回路１５及びシリアル−パラレル変
換回路２１へ供給される。

〔発明の効果〕

以上説明したように本発明によれば、複数チャネルのデ
ータを１つのシリアルデータに多重化する場合に多重す
るデータを所定ビット数のブロックに分配して多重化す
ることにより、ＨＤＬＣ手順などに基づくフォーマット
で構成されてフレーム同期をとらなくてもデータの始り
と終りが簡単に識別できるデータに対しては、１フレー
ム待たずに最小の遅延で多重及び分離することができる
。この結果、双方向データ通信などにおける通信の効率
を向上させることができる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示す構成図、第
３図、第４図及び第５図は同実施例におけるフレームの
構成及び多重・分離方式のタイミングを示す図、第６図
、第７図及び第８図は従来例を説明するための図である
。 １・・・データ多重・分離装置、１１，１２．１３・・
・シリアル−パラレル変換回路、１４・・・多重回路、
１５・・・パラレル−シリアル変換回路、２１・・・シ
リアル−パラレル変換回路、２２・・・分離回路、２２
．２４．２５・・・パラレル−シリアル変換回路、３１
・・・制御回路、１０１，１０２，１０３゜１０４．１
０５，１０６・・・入力バッファ、１０７・・・入出力
バッファ、１０８・・・アドレスデコーダ、１０９・・
・チャネルＡモード設定回路、１１０・・・チャネルＣ
モード設定回路、１１１・・・チャネルＣモード設定回
路、１１２・・・内部データバス、１１３・・・チャネ
ルＡタイミング発生回路、１１４・・・チャネルＣタイ
ミング発生回路、１１５・・・チャネルＣタイミング発
生回路、１１６・・・多重／分離タイミング発生回路、
１１７，１１８，１１９，１２０・・・出力バッファ。

Claims (1)

1. 【特許請求の範囲】 フレーム同期を必要としない第１チャネルのシリアルデ
   ータ及びフレーム同期を必要とする第２チャネルのシリ
   アルデータをそれぞれ所定ビット数のブロックに区切る
   第１の手段と、 前記第１の手段によりブロック分けされた前記第１チャ
   ネルのデータをブロック単位に一定周期で最寄りのフレ
   ームに多重化するとともに前記第１の手段によりブロッ
   ク分けされた前記第２チャネルのデータをブロック単位
   に一定周期で前記最寄りのフルームに後続する次フレー
   ムに多重化する第２の手段と、 受信した多重データから前記第１チャネルのデータ及び
   前記第２チャネルのデータをそれぞれブロック単位に分
   離する第３の手段と、 前記第３の手段により分離されたブロック単位のデータ
   を前記第１チャネルのシリアルデータ及び前記第２チャ
   ネルのシリアルデータに変換する第４の手段と、 前記第１、第２、第３及び第４の手段の動作タイミング
   を制御する第５の手段と を備えることを特徴とするデータ多重・分離方式。