JPH01158768A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 本発明は半導体記憶装置とその製造方法、特に溝掘り技
術を応用した高集積、高性能のダイナミックランダムア
クセスメモリ　（ＤＲＡＭ）セルの構造とその形成方法
に関し、 転送トランジスタの能動領域と蓄積容量を形成する対向
電極との間の絶縁強化を図り、空乏層容量の発生を無く
することを目的とし、 その装置を第１の半導体層から成る対向電極と、該第１
の半導体層と第２の半導体層との間を絶縁する絶縁膜と
、該第２の半導体層とを選択的に貫く溝部内に、 蓄積容量を構成する蓄積電極と誘電体膜と、転送トラン
ジスタのゲート絶縁膜と、ワード線とを備え、かつ前記
第２の半導体層に転送トランジスタのソースとドレイン
とを備えていることを含み構成し、 その製造方法を第１の半導体層上に第１の絶縁膜を形成
し、その上に第２の半導体層を張り合わせる工程と、 前記第２の半導体層上に選択的に、フィールド酸化膜と
、前記第２の半導体層、第１の絶縁膜及び第１の半導体
層を貫く溝部とを形成する工程と、前記溝部を設けた第
１の半導体層」二に第２の絶縁膜を形成し、その移譲溝
部に第１の導電体膜を所定の深さに埋め込む工程と、 前記第１の導電体膜を埋め込んだ第１の半導体層をエツ
チングして、前記第２の絶縁膜を選択的に除去して開口
し、前記第２の半導体層と第１の導電体膜との間に開口
部を形成する工程と、前記開口部に第２の導電体膜を形
成し、その後、記憶２の半導体層に不純物拡散層を形成
する工程と、 前記第２の半導体層と第２の導電体膜とを絶縁する第３
の絶縁膜を形成する工程と、 前記第３の絶縁膜とフィールド酸化膜上に選択的に第３
の導電体膜を形成する工程とを有することを含み構成す
る。

〔産業上の利用分野］ 本発明は半導体装置とその製造方法に関するものであり
、更に詳しく言えば、溝掘り技術を応用した高集積、高
性能のダイナミックランダムアクセスメモリ（ＤＲＡＭ
）セルの構造とその形成方法に関するものである。

〔従来の技術〕

第３図は従来例に係るＤＲＡＭセルの説明図である。

同図（ａ）はＤ　ＲＡ、　Ｍセルの電気回路図である。

図において、Ｔはデータ（電荷）を転送するＭＯＳトラ
ンジスタ等により構成される転送トランジスタ、Ｃは電
荷を蓄積する蓄積容量、ＷＬはワード線、Ｂ　Ｌはビッ
ト線である。なお、６は蓄積電極、７は誘電体膜、■ｂ
は対向電極である。

同図（ｂ）は溝掘り技術を応用した転送１〜ランジスタ
と蓄積容量とを有するＤＲＡＭセルの構造を示す断面図
である。図において、１はＰ’Ｓ　ｉ膜１ａ及びＰ″１
Ｓｉ膜１ｂから成るＳｉ基板である。なお、Ｐ”Ｓｉ膜
１ｂは蓄積容量Ｃの対向電極を構成する。２ば選択ロコ
ス法等により形成される素子間分離のためのフィールド
酸化膜（Ｓｉｎ、膜）、８は転送トランジスタＴや蓄積
容量Ｃを形成するだめの溝部である。また３、４はＡｓ
＋イオン等をＰ”Ｓ　ｉ基＋ｆｆ１ｌａに拡散して形成
されるｎ“不純物拡散層であり、転送トランジスタＴの
ソース又はドレインである。なお、ソース４は溝部８の
周辺を経由して隣続する他の溝部に連続しピント線Ｂ　
Ｌを形成する。

５ばワード線ＷＬを絶縁する絶縁膜であり、ＣＶＤ酸化
膜等のＳｉＣ２膜やＳｉ３Ｎ＋膜である。

６は不純物イオンをドープしたポリＳｉ膜を溝部８内に
埋め込むことにより形成される電極であり、蓄積容量Ｃ
を構成する蓄積電極である。

７はＳｉＯ２膜やＳｉ３Ｎ４膜等の絶縁膜により形成さ
れる誘電体膜である。なお、蓄積電極６と、誘電体膜７
とＰ”Ｓｉ膜１ｂとにより蓄積容量Ｃを構成する。

なお、ＷＬはポリＳｉ膜等により形成される転送トラン
ジスタＴの電極であり、ワード線である。

また９は蓄積電極６と対向電極１ｂとの間に電圧を印加
した場合に生ずる空乏層である。

〔発明が解決しようとする問題点〕

ところで従来例によれば、転送トランジスタＴや蓄積電
１ｃを形成する溝部は、蓄積容量Ｃを構成する対向電極
１ｂのためのＰ４″Ｓｉ膜１ｂと転送トランジスタＴの
能動領域を形成するＰ″Ｓｉ膜１ａを二層にしたＳｉ基
板１に設けられている。

このため次のような問題点がある。

■Ｐ”Ｓｉ膜１ｂの濃度が低いと空乏層９が拡張して、
空乏層容量が蓄積容量に直列に作用し、その結果実効蓄
積容量が減少する。またＰ”Ｓｉ膜１ｂの濃度が高いと
、後の熱処理によってＰ″Ｓｉ膜１ａに不純物イオンが
拡散し、トレイン（ｎ“不純物拡散層）３との境界の不
純物濃度（Ｉ　Ｘ　１０２０ｃｍ−２程度）が高くなり
絶縁耐圧が減少する。

■Ｓｉ基板１の電位とセル書き込み電位との差の電圧が
誘電体膜７に印加されることになり、その印加電圧が高
いため誘電体膜７の信顧性が低下する。

本発明はかかる従来例に鑑み創作されたものであり、転
送トランジスタの能動領域と蓄積容量を形成する対向電
極との間の絶縁強化を図り、空乏層容量の発生を無くす
ることを可能とする半導体記憶装置とその製造方法の提
供を目的とする。

〔問題点を解決するための手段］ 本発明の半導体記憶装置とその製造方法は、その一実施
例を第１．２図に示すように、その装置を第１の半導体
層１１から成る対向電極１１ａと、該第１の半導体層１
１と第２の半導体層１３との間を絶縁する絶縁膜１２と
、該第２の半導体層１３とを選択的に貫く溝部１５内に
、 蓄積電ＮＣ１を構成する蓄積電極１７ａと誘電体膜１６
ａと、転送トランジスタＴ１のゲート絶縁膜２１と、ワ
ード線Ｗ　ｔ、　、とを備え、かつ前記第２の半導体層
１３に転送トランジスタＴ１のソース２０とドレイン２
２とを備えていることを特徴とし、 その製造方法を第１の半導体層１１上に第１の絶縁膜１
２を形成し、その上に第２の半導体層１３を張り合わせ
る工程と、 前記第２の半導体層１３上に選択的に、フィールド酸化
膜１４と、前記第２の半導体層１３、第１の絶縁膜１２
及び第１の半導体層１１壱貫く溝部１５とを形成する工
程と、 前記溝部１５を設ｉＪた第１の半導体層１１上に第２の
絶縁膜１６を形成し、その移譲溝部１５に第１の導電体
膜〕７を所定の深さｄに埋め込む工程と、 前記第１の導電体膜１７を埋め込んだ第１の半導体層１
１をエツチングして、前記第２の絶縁膜１６を選択的に
除去して開口し、前記第２の半導体層１３と第１の導電
体膜１７との間に開口部１８を形成する工程と、 前記開口部１８に第２の導電体膜１９を形成し、その後
、前記第２の半導体層１３に不純物拡散層２０を形成す
る工程と、 前記第２の半導体層１３と第２の導電体膜１９とを絶縁
する第３の絶縁膜２１を形成する工程と、前記第３の絶
縁膜２１とフィールド酸化膜１４上に選択的に第３の導
電体膜２３を形成する工程とを有することを特徴とし、
上記目的を達成する。

〔作用〕

本発明の半導体記憶装置によれば、各転送Ｉ・ランジス
タの能動領域を形成する第２の半導体層と対向電極とな
る第２の半導体層との間に厚い第１の絶縁膜を設けてい
る。このため、第１の半導体層の不純物濃度を高くした
り、対向電極を導電性膜とすることができる。これによ
り空乏層容量の発生を無くずことが可能となる。

また、本発明の製造方法によれば、対向電極となる第１
の半導体層上に厚い第１の絶縁膜を形成し、さらに第２
の半導体層を張り合わせた後に溝部を形成している。こ
のため、転送トランジスタの能動領域を第１の絶縁膜上
かっ溝部の側壁に露出した第２の半導体層に形成し、蓄
積電極を溝部内に形成することができる。これにより、
各転送トランジスタの能動領域と、対向電極との間の絶
縁耐力向上させることが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明する
。

第１．２図は本発明の実施例に係る半導体記憶装置とそ
の製造方法の説明図であり、第１図は本発明の実施例に
係るＤＲＡＭセルの構造図を示している。

同図（ａ）、（ｂ）はＤＲＡＭセルの断面図であり、同
図（Ｃ）はその平面図である。なお同図（ａ）は、同図
（Ｃ）の八−Ａ′矢視断面図を示し、同図（ｂ）は同図
（Ｃ）のＢ−Ｂ′矢視断面図を示しいる。

図において、１１ａはｎ型やＰ型のＳｉ基板１１であり
、蓄積容量Ｃ１を構成する対向電極である。１２は、転
送トランジスタＴ１の能動領域と、対向電極１１ａとの
間の素子分離絶縁をする絶縁膜であり、Ｓ　ｉ　０２膜
等により形成される。

なお絶縁膜を設けたことにより、対向電極１１ａは高濃
度不純物を含むＰ”Ｓｉ基板や金属膜等の導電性膜を用
いることができる。

１３は転送トランジスタＴ１の能動領域を形成するＳｉ
基板である。１４は転送トランジスタＴ。

や蓄積容量Ｃ１を形成する領域を画定するフィールド酸
化膜である。

１５はＳｉ基板１３の側壁に転送トランジスタＴ、のｎ
゛不純物拡散層やゲート電極等の能動領域や蓄積容量Ｃ
１を構成する誘電体膜１６ａや蓄積電極１７ａ等を設け
た溝部である。

なお、１６ａは溝部１５の内壁や底部に形成された５ｉ
Ｏｚ膜や５１３Ｎ４膜等の絶縁膜であり、蓄積容量Ｃ７
における誘電体膜である。また、１７ａは溝部１５に埋
め込まれた不純物イオンを含有するポリＳｉ膜１７より
成る蓄積電極であり、導電層である。なお、蓄積電極１
７ａと誘電体膜１６ａと対向電極１１ａとにより蓄積容
量Ｃ１を構成している。

２０は、Ｓｉ基板１３に不純物イオンを注入して形成さ
れたｎ゛不純物拡散層であり、転送トランジスタＴ１に
おけるソースである。なおソース２０は隣接する転送ト
ランジスタＴ１のソースと接続され、同時にビット線Ｂ
Ｌ、となっている。

２１は、ＣＶＤ法による酸化膜や、ポリＳｉ膜等を熱処
理して形成されたＳｉＯ□膜等の絶縁膜である。なお５
ｉＯ７ｌ’Ｊ２１は転送トランジスタの能動領域の絶縁
とゲート酸化膜とを兼ねている。

２２は、不純物イオンを含有するポリＳｉ膜１７（蓄積
電極１７ａ）を熱処理することによってＳｉ基板１３に
拡散したｎ゛不純物拡散層であり、転送トランジスタＴ
１におけるドレインである。

ＷＬ、は不純物イオンを含有するポリＳｉ膜をパターニ
ングすることにより形成されるゲート電極であり、ＤＲ
ＡＭセルにおけるワード線である。

これ等によりＤＲＡＭセルを構成する。

このようにして、各転送トランジスタＴ１の能動領域を
形成するＳｉ基板１３と対向電極１１ａとなるＳｉ基板
１１との間に厚いＳｉＯ□膜１２膜設２ている。このた
めＳｉ基板１１の不純物濃度を高くしたり、対向電極１
１ａを導電性膜とすることができる。これにより空乏層
容量の発生を無くすことができる。

第２図は本発明の実施例に係るＤＲＡＭセルの形成工程
図であり、同図（ａｌ）〜（ｇ１）は第１図（Ｃ）　、
ＤＲＡＭセルの平面図のＡ、−Ａ’矢視断面に係る形成
工程を示し、同図（ａ２）〜（ｇｚ）は同様にＢ−Ｂ’
矢視断面に係る形成工程を示している。

図において、まずｐ型又はｎ型のＳｉ基板１１を熱酸化
等をして、５ｉＯ７膜１２を形成し、その後、もう−枚
のＳｔ基板（１３）等を貼り合わせる。またＳｉＯ□膜
１２主１２上Ｓｉ膜を成長して、それをレーザーアニー
ル等で再結晶化する方法をとってもよい（同図（ａ１）
、（ａ２））。

次にＳｉ基板１３の表面を研磨する。その後Ｌｏｃｏｓ
法等によりフィールド酸化膜１４を形成して、素子間分
離をし、転送トランジスタＴ、や蓄積電極Ｃ１を形成す
る領域を画定する。さらに、　不図示のレジスト膜をマ
スクにしてＲＩＥ法等の異方性エツチングによりＳｉ基
板１３とＳｉｎ。

膜１２と、Ｓｉ基板１１とを選択的に除去して溝堀りを
し、溝部１５を形成する。なおドライエンチングに用い
るガスは５ｉＯｚ膜に対してはＣＦ４　／○、！　、Ｓ
ｉに対してはＣＣｆｆ４１０□等である（同図（ｂｌ）
、　（ｂ２））。

次いで、溝部１５を設けたＳｉ基板１１の全面に膜厚２
５０人程度のＳｉＯ□膜又はＳｉ３Ｎ４膜Ｉ６をＣＶＤ
法等により形成し、その後、溝部１５内に不純物を含有
するポリＳｉ膜１７を埋め込む。なお、Ｓｉ○２膜１６
等は蓄積容量Ｃ１を構成する誘電体膜１６ａとなる。ま
たポリＳｉ膜１７は同様に蓄積容量Ｃ，の蓄積電極１７
ａとなる。なお、ポリＳｉ膜１７を溝部１５に埋め込む
深さｄは３４層１３と５ｉｎ２膜１２との境界面から溝
部１５の底部までとする（同図（ＣＩ）　。

（Ｃ２）　）。

次にＨＦ（フッ酸）の水溶液等によりＳｉ○２膜１６を
等方性エツチングして、Ｓｉ基板１３とポリＳｉ膜１７
との間に開口部１Ｂを形成する。

なお、誘電体膜Ｌ６ａとしてＳｉ、Ｎ、膜１Ｇを使用し
た場合のエンチング溶液は、リン酸等を用いる（同図（
ｄｌ）、（ｄ２））。

さらに、不純物イオンを含有したポリＳｉ膜１９を開口
部１８に充鎮し、その後Ｓｉ基板１３に所望の不純物イ
オン、例えばＡｓ′″イオンをイオンインプラ法等によ
り注入する。なおＳｉ基板１３に注入されたＡｓ＋イオ
ンは熱処理等により活性化されて、ｎ“不純物拡散層２
０を形成する。

またｎ゛不純物拡散層２０は転送トランジスタＴ１にお
けるソースとなる（同図（ｅｌ）、　　（Ｃ２））。

その後ソース２０を設けたＳｉ基板１３の露出面と、蓄
積電極１７ａとを絶縁する膜厚５００人程度の５ｉＯｚ
膜又はＳｉ、Ｎ４膜２１を形成する。なお、ＳｉＯ□膜
２１等はＣＶＤ法による酸化膜や、ポリＳｉ膜等を熱処
理することにより形成される酸化膜である。またＳｉ基
板１１を熱処理することによりポリＳｉ膜１７から拡散
した不純物イオンがＳｉ基板１３にｎ゛不純物拡散層２
２を形成する。なおｎ゛不純物拡散層２２は転送トラン
ジスタＴ、におけるドレインとなる（同図（ｒ＋）　、
　（ｆ２）　）。

次いで、ＳｉＯ□膜又はＳｉ３Ｎ４膜２１やフィールド
酸化膜１４の全面に膜厚１５００〜３０００人程度の不
純物イオンを含有したポリＳｉ膜２３を減圧ＣＶＤ法等
により形成する。その後、不図示のレジスト膜をマスク
にしてポリＳｉ膜２３をパターニングする。なお、パタ
ーニングされたポリＳｉ膜２３は転送１〜ランジスタＴ
、のワード線ＷＬ、　となる（同図（ｇ＋）、　　（ｇ
ｚ））。

これ等により第１図に示すようなりＲＡＭセルを製造す
ることができる。

このようにして、対向電極１１ａとなるＳｉＷ板１板上
１上い５ｉＯｚ膜１２を形成し、さらにＳｉ基板１３を
張り合わせた後に溝部１５を形成している。このため転
送トランジスタＴ１の能動領域をＳｉＯ□膜１２主１２
上部１５の側壁に露出したＳｉ基板１３に形成し、蓄積
電極１７ａを溝部１５内に形成することができる。これ
により、各転送トランジスタＴ、の能動領域と、対向電
極１１ａとの間の絶縁耐力を向上させることが可能とな
る。

〔発明の効果〕

以上説明したように本発明によれば、転送トランジスタ
の能動領域と蓄積容量を構成する対向電極との間の絶縁
耐力を向上させている。このため、空乏層容量の発生を
阻止することができるので、有効蓄積容量を１０％程度
増加させることが可能となる。

従って超微細、高集積度のＤＲＡＭセル等の半導体記憶
装置を製造することが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例に係るＤＲＡＭセルの構造図、 第２図は本発明の実施例に係るＤＲＡＭセルの形成工程
図、 第３図は従来例に係るＤＲＡＭセルの説明図である。 （符号の説明） Ｔ、　Ｔ、・・・転送トランジスタ、 Ｃ，Ｃ，・・・蓄積容量、 １．１１・・・Ｓｉ基板（第１の半導体層）、ｌｂ、１
１ａ・・・対向電極、 １ａ・・・ｐ”Ｓｉ基板、 １ｂ・・・ｐ　＋　＋　３１基板、 ２．１４・・・フィールド酸化膜、 １２・・・Ｓ　ｉＯ２膜（第１の絶縁膜）、３．２２・
・・ドレイン（不純物拡散層）、１３・・・Ｓｉ基板（
第２の半導体層）、４．２０・・・ソース（不純物拡散
層又はビット線ＢＬ１）、 ５．７．１６ａ−３ｉ０２膜（誘電体膜）、１６．２１
・・・ＳｉＯ□膜または５１３Ｎ４膜（第２．３の絶縁
膜）、 １７．１９．２３・・・ポリＳｉ膜（第１．　２．　３
の導電体膜）、 ６．１７ａ・・・蓄積電極、 １８・・・開口部、 ８．１５・・・溝部、 ９・・・空乏層、 ２０・・・ソース（不純物拡散層）、 ＢＬ、ＢＬ、・・・ビット線（ソース）、ＷＬ、ＷＬ、
・・・ワード線（ゲート電極）、ｄ・・・深さ。 （ｄｌ） （ｄｌ） （ｆｌ） （ｆｌ）

Claims (3)

【特許請求の範囲】
1. （１）第１の半導体層（１１）から成る対向電極（１１
   ａ）と、該第１の半導体層（１１）と第２の半導体層（
   １３）との間を絶縁する絶縁膜（１２）と、該第２の半
   導体層（１３）とを選択的に貫く溝部（１５）内に、 蓄積容量（Ｃ＿１）を構成する蓄積電極（１７ａ）と誘
   電体膜（１６ａ）と、転送トランジスタ（Ｔ＿１）のゲ
   ート絶縁膜（２１）と、ワード線（ＷＬ＿１）とを備え
   、かつ前記第２の半導体層（１３）に転送トランジスタ
   （Ｔ＿１）のソース（２０）とドレイン（２２）とを備
   えていることを特徴とする半導体記憶装置。
2. （２）第１の半導体層（１１）上に第１の絶縁膜（１２
   ）を形成し、その上に第２の半導体層（１３）を張り合
   わせる工程と、 前記第２の半導体層（１３）上に選択的に、フィールド
   酸化膜（１４）と、前記第２の半導体層（１３）、第１
   の絶縁膜（１２）及び第１の半導体層（１１）を貫く溝
   部（１５）とを形成する工程と、 前記溝部（１５）を設けた第１の半導体層（１１）上に
   第２の絶縁膜（１６）を形成し、その後該溝部（１５）
   に第１の導電体膜（１７）を所定の深さ（ｄ）に埋め込
   む工程と、 前記第１の導電体膜（１７）を埋め込んだ第１の半導体
   層（１１）をエッチングして、前記第２の絶縁膜（１６
   ）を選択的に除去して開口し、前記第２の半導体層（１
   ３）と第１の導電体膜（１７）との間に開口部（１８）
   を形成する工程と、前記開口部（１８）に第２の導電体
   膜（１９）を形成し、その後、前記第２の半導体層（１
   ３）に不純物拡散層（２０）を形成する工程と、前記第
   ２の半導体層（１３）と第２の導電体膜（１９）とを絶
   縁する第３の絶縁膜（２１）を形成する工程と、 前記第３の絶縁膜（２１）とフィールド酸化膜（１４）
   上に選択的に第３の導電体膜（２３）を形成する工程と
   を有することを特徴とする半導体記憶装置の製造方法。
3. （３）前記所定の深さ（ｄ）を前記第２の半導体層（１
   ３）と第１の絶縁膜（１２）との境界面から前記溝部（
   １５）の底部までの距離とすることを特徴とする特許請
   求の範囲第２項記載の半導体記憶装置の製造方法。