JPH01151825A - 周波数シンセサイザー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＬＬ方式の周波数シンセサイザーに関する
。

〔従来の技術〕

従来のＰＬＬ周波数シンセサイザーは、位相比較器とロ
ーパスフィルターと電圧制御発振器と分周器とからなる
ループにおいて、分周器における分周比Ｎを変えること
によって、様々な周波数を得ていた。

即ち、前記位相比較器に入力する基準周波数のＮ倍の周
波数の出力信号を得ていた。

特に、僅少ステップの周波数列を得たい時は、前記基準
周波数を低い周波数としていた。

〔発明が解決しようとする問題点〕

上記の従来の方法では、基準周波数の整数倍の周波数し
か得られないので、僅少ステップの周波数を得るために
は、ステップ／Ｎで表現されるように、極端に僅少の周
波数制御が必要であった。

上記問題点を解決するために、前記基準周波数を充分低
い周波数とすれば、確かに、微差の周波数が得られるが
、周波数を大きく変化させる場合には、該ＰＬＬ回路の
発振周波数が速やかにはロックされないので、応答性が
悪いという問題点がある。

また、これらの問題点を解決するために、二重または三
重ループ等の多重ループのＰＬＬを備えて、微小周波数
ピッチのＰＬＬ回路を構成することもあるが、この場合
は、回路構成部品の数を多く必要とし、調整箇所も多く
なるので、コスト高になるとともに、製作工程が複雑に
なるという問題点がある。

〔問題を解決するための技術的手段〕

本発明は上記の問題点に鑑みなされたものであって１、
本発明にかかる周波数シンセサイザーでは、基準周波数
と比較周波数との位相差を検知する位相比較器と、ロー
パスフィルターと、前記位相比較器にて得られた位相差
に基づいた周波数を発振する発振器とを備え、該発振器
の発振周波数を比較周波数として前記位相比較器に人力
するように構成されたＰＬＬ回路において、波形データ
を記憶させた記憶手段と、前記記憶手段を読み出すアド
レスデータを設定するアドレスデータ設定手段と、前記
発振器の発振周波数をクロックとして前記アドレスデー
タに基づいて前記記憶手段をアクセスして所定の波形デ
ータを読みだす波形データ読み出し手段と、前記記憶手
段から読み出された波形データに基づいて比較周波数を
生成する比較周波数生成手段とを備えるという手段を講
じた。

〔作用〕

本発明にかかる周波数シンセサイザーの作用を、本発明
の基本構成のブロック図を示した第１図に基づいて説明
する。

基準周波数Ｅと比較周波数Ｊとの位相差を検知する位相
比較器１１と、該位相比較器１１から出力される位相差
信号を通過させるローパスフィルター１２と、前記位相
差信号に基づいた周波数Ｆを発振する発振器１３と、該
発振器１３の発振周波数を比較周波数として前記位相比
較器１１に入力する周波数シンセサイザにおいて、波形
データ読み出し手段１４では、前記発振周波数Ｆをクロ
ックとして、アドレスデータ設定手段１５にて設定され
たアドレスデータＧに基づいたアクセス信号で波形デー
タを記憶させた記憶手段１６をアクセスして所定の波形
データＩを読み出し、比較周波数生成手段１７では、前
記波形データ■に基づいた比較周波数ＪをＤ／Ａコンバ
ーター等により生成し、前記位相比較器１１では、前記
比較周波数Ｊと前記基準周波数Ｅとの位相差を比較する
ようにＰＬＬ回路を構成したので、前記アドレスデータ
Ｇを変化させると、前記アクセス信号Ｈが変化し、読み
出される波形データＩが変わるので、前記比較周波数Ｊ
も変化し、もって、前記発振周波数Ｆも変化する。

そして、前記基準周波数Ｅと前記比較周波数Ｊの位相差
を無くす発振周波数Ｆを前記発振器１３にて発振し、当
該ＰＬＬ回路の発振周波数はロックする。

このようにして、本発明にかかる周波数シンセサイザー
によれば、前記基準周波数Ｅを高く設定しても、微小ス
テップの周波数信号が合成されるのである。

〔実施例　］ 以下に、本発明にかかる周波数シンセサイザーの一実施
例を図面に基づいて詳細に説明する。

第２図は、前記実施例の周波数シンセサイザーのブロッ
ク図である。

図面において、 １は位相比較器、２はローパスフィルター、３は電圧制
御発振器、４はアドレスデータを一時保持するラッチ、
５は加算器、６・は所定の波形データを記憶させておく
半導体メモリ、７は波形データを一時保持するラッチ、
８は前記半導体メモリ２から読みだされた波形データを
アナログ信号に変換スるＤ／Ａコンバーター、９はロー
パスフィルター、ＩＯはアドレスデータ設定器、Ａは基
準周波数信号、Ｂは発振周波数信号、Ｃは設定値データ
である。

ここでは、ラッチ４．加算器５．ラッチ７で波形データ
読み出し手段を構成し、Ｄ／Ａコンバーター８．ロー・
パスフィルター９で比較周波数生成手段を構成している
。

前記位相比較器１は、前記基準周波数信号Ａと前記ロー
パスフィルター９から出力される比較周波数信号りとの
位相差を検出し、位相差信号として前記ローパスフィル
ター２へ出力する。このローパスフィルター２では不要
な高域周波数成分を除去し、前記電圧制御発振器３へ出
力する。この電圧制御発振器３は、前記位相差信号に対
応する周波数の発振周波数信号Ｂを出力する。

前記アドレスラッチ４は、前記加算器５から出力される
アドレス値を前記発振周波数信号Ｂのタイミングでラッ
チし、前記メモリ６へ出力する。

前記加算器５は設定値データＣを基準に前記アドレスラ
ッチ４から出力されるアドレスデータを順次増加させる
のである。

このようにして、前記半導体メモリ６から読みだされた
波形データは、前記発振周波数信号Ｂのタイミングで前
記波形データラッチ７にてラッチされ、前記Ｄ／Ａコン
バーター８へ出力される。

この波形データは、前記Ｄ／Ａコンバーター８にてアナ
ログ信号へ変換され、前記ローパスフィルター９にて不
要な周波数成分が排除されて、前記位相比較器１へ比較
周波数信号りとして出力される。

この比較周波数信号りは、前記位相比較器】にて前記基
準周波数Ａと位相比較され、位相差があればそれに対応
する位相差信号を出力する。

そして、このＰＬＬ回路から出力される発振周波数信号
Ｂの周波数はロックされるのである。

上記構成の周波数シンセサイザーにおいて、前記アドレ
スデータ設定器１０により設定値データＣを変えると、
前記半導体メモリ６のデータのアドレスを読むピッチが
変わるので、種々の周波数の波形データを取り出すこと
ができる。この周波数は、ローパスフィルター９を経て
比較周波数信号りとなり、該比較周波数信号りは、前記
発振周波数信号Ｂの２分の１以下の所望の周波数に設定
できる。

ここで、前記基準周波数Ａを高く設定することにより、
当該ＰＬＬ回路の応答特性も改善できるのである。

このようにして、本発明にかかる周波数シンセサイザー
によれば、−重ループのＰＬＬ回路で、周波数差が微小
な種々の周波数信号を生成できるのである。しかも、充
分高速な応答特性を得ることも可能となる。

〔効果　］ 上述したように、本発明による周波数シンセサイザーに
よれば、波形データを記憶させた記憶手段をアクセスす
る信号を設定することにより、基準周波数で設定された
周波数ピッチ以下の周波数ピッチの出力が得られるので
、高度な機能の周波数シンセサイザーをシンプルな構成
のＰＬＬ回路、即ち、低コストで実現できるという効果
が得られる。

【図面の簡単な説明】

第１図は本発明にかかる周波数シンセサイザーの基本構
成を示すブロック図、第２図は本発明による周波数シン
セサイザーの一実施例のブロック図である。 １．１１・・位相比較器、　２，９．１２・・ローパス
フィルター、　３，１３・・　（電圧制御）発振器、　
４．７・・ラッチ、　５・・加算器、６・・半導体メモ
リ、　　８・・Ｄ／Ａコンバーター、　　１０・・アド
レスデータ設定器、　　１４・・波形データ読み出し手
段、　　１５・・アドレスデータ設定手段、　　１６・
・記憶手段、　　１７・・比較周波数生成手段、　Ａ、
Ｅ・・基準周波数、　Ｂ、Ｆ・・発振周波数、　Ｃ・・
・設定値データ、　Ｇ・・アドレスデータ、　Ｄ・・・
比較周波数信号、　Ｊ・・比較周波数。

Claims (1)

【特許請求の範囲】
1. （１）基準周波数と比較周波数との位相差を検知する位
   相比較器と、ローパスフィルターと、前記位相比較器に
   て得られた位相差に基づいた周波数を発振する発振器と
   を備え、該発振器の発振周波数を比較周波数として前記
   位相比較器に入力するように構成されたＰＬＬ回路にお
   いて、 波形データを記憶させた記憶手段と、前記記憶手段を読
   み出すアドレスデータを設定するアドレスデータ設定手
   段と、前記発振器の発振周波数をクロックとして前記ア
   ドレスデータに基づいて前記記憶手段をアクセスして所
   定の波形データを読みだす波形データ読み出し手段と、
   前記記憶手段から読み出された波形データに基づいて比
   較周波数を生成する比較周波数生成手段とを備えたこと
   を特徴とする周波数シンセサイザー。