JPH01129465A - 浮遊ゲート型不揮発性メモリの製造方法 - Google Patents
浮遊ゲート型不揮発性メモリの製造方法Info
- Publication number
- JPH01129465A JPH01129465A JP62287931A JP28793187A JPH01129465A JP H01129465 A JPH01129465 A JP H01129465A JP 62287931 A JP62287931 A JP 62287931A JP 28793187 A JP28793187 A JP 28793187A JP H01129465 A JPH01129465 A JP H01129465A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- film
- floating gate
- gate electrode
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 238000005979 thermal decomposition reaction Methods 0.000 claims abstract description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 17
- 239000002994 raw material Substances 0.000 claims description 7
- 150000003376 silicon Chemical class 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract 1
- 238000001312 dry etching Methods 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 241000272814 Anser sp. Species 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、導電性浮遊ゲート電極にシリコンを使用した
Ｆｌｏｔｏｘ（Ｆｌｏａｔｉｎｇ−ｇａｔｅ ｔｕｎｎ
ｅｌ ｏｘｉｄｅ）型不揮発性メモリの製造方法に関す
る。
Ｆｌｏｔｏｘ（Ｆｌｏａｔｉｎｇ−ｇａｔｅ ｔｕｎｎ
ｅｌ ｏｘｉｄｅ）型不揮発性メモリの製造方法に関す
る。
［従来の技術］
Ｆｌｏｔ、ｏｘ型型押揮発性メモリ集積回路装置、浮遊
ゲート電極に対する電荷の注入及び放出により書込み及
び消去を行う。従来の不揮発性メモリの製造方法におい
ては、半導体基板上にゲート絶縁膜を形成した後、ＣＶ
Ｄ法により原料ガスＳｉＨ４を熱分解してシリコン膜を
堆積させ、このシリコン膜をパターニングすることによ
り浮遊ゲート電極を形成している。このシリコン膜は比
較的高い温度で熱分解することにより形成されたもので
あり、多結晶シリコンの構造を有している。
ゲート電極に対する電荷の注入及び放出により書込み及
び消去を行う。従来の不揮発性メモリの製造方法におい
ては、半導体基板上にゲート絶縁膜を形成した後、ＣＶ
Ｄ法により原料ガスＳｉＨ４を熱分解してシリコン膜を
堆積させ、このシリコン膜をパターニングすることによ
り浮遊ゲート電極を形成している。このシリコン膜は比
較的高い温度で熱分解することにより形成されたもので
あり、多結晶シリコンの構造を有している。
［発明が解決しようとする問題点］
しかしながら、上述した従来の導電性浮遊ゲート電極の
形成方法においては、この浮遊ゲート電極が多結晶シリ
コン膜により構成されるなめ、導電性浮遊ゲート電極と
の間の電荷の注入及び放出の際に、導電性浮遊ゲート電
極の多結晶シリコン膜の表面のアスペリティ（突起）に
電界が集中し、上層の薄いゲート絶縁膜であるシリコン
酸化膜に電界ストレスが印加される。このため、書込み
及び消去を繰り返した場合の特性（以下、疲労特性とい
う）か劣化するという問題点がある。
形成方法においては、この浮遊ゲート電極が多結晶シリ
コン膜により構成されるなめ、導電性浮遊ゲート電極と
の間の電荷の注入及び放出の際に、導電性浮遊ゲート電
極の多結晶シリコン膜の表面のアスペリティ（突起）に
電界が集中し、上層の薄いゲート絶縁膜であるシリコン
酸化膜に電界ストレスが印加される。このため、書込み
及び消去を繰り返した場合の特性（以下、疲労特性とい
う）か劣化するという問題点がある。
なお、導電性浮遊ゲート電極を形成する際に、ＣＶＤの
原料ガスであるＳｉＨ４ガスの熱分解温度分低下させて
ゲート絶縁股上にアモルファスシリコン膜を成長させ、
浮遊ゲート電極表面のアスペリティを改善するという方
法が考えられるが、この場合はアモルファスシリコンの
成長速度が遅いため、スルーブツトが低下してしまうと
いう相反する問題点がある。
原料ガスであるＳｉＨ４ガスの熱分解温度分低下させて
ゲート絶縁股上にアモルファスシリコン膜を成長させ、
浮遊ゲート電極表面のアスペリティを改善するという方
法が考えられるが、この場合はアモルファスシリコンの
成長速度が遅いため、スルーブツトが低下してしまうと
いう相反する問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
書込み及び消去を繰り返した場合の疲労特性が劣化しな
い浮遊ゲート電極を迅速に形成することができ、スルー
ブツトが高い浮遊ゲート型不揮発性メモリの製造方法を
提供することを目的とする。
書込み及び消去を繰り返した場合の疲労特性が劣化しな
い浮遊ゲート電極を迅速に形成することができ、スルー
ブツトが高い浮遊ゲート型不揮発性メモリの製造方法を
提供することを目的とする。
［問題点を解決するための手段］
本発明に係る浮遊ゲーＩ〜型不揮発性メモリの製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、Ｃ
ＶＤ法により原料ガスを熱分解してシリコン膜を前記ゲ
ート絶縁膜上に堆積させる工程と、このシリコン膜をパ
ターニングして浮遊ゲート電極を形成する工程と、を有
し、前記シリコン膜の堆積工程においては、原料ガスの
熱分解温度を変化させて下部が多結晶シリコン構造であ
り」二部がアモルファスシリコン構造であるシリコン膜
を形成することを特徴とする。
は、半導体基板上にゲート絶縁膜を形成する工程と、Ｃ
ＶＤ法により原料ガスを熱分解してシリコン膜を前記ゲ
ート絶縁膜上に堆積させる工程と、このシリコン膜をパ
ターニングして浮遊ゲート電極を形成する工程と、を有
し、前記シリコン膜の堆積工程においては、原料ガスの
熱分解温度を変化させて下部が多結晶シリコン構造であ
り」二部がアモルファスシリコン構造であるシリコン膜
を形成することを特徴とする。
［作用］
本発明においては、半導体基板上にゲート絶縁膜を形成
した後、ＳｉＨ４ガス等の原料ガスを熱分解してＣＶＤ
法によりシリコン膜を前記ゲート絶縁股上に堆積させる
。この場合に、原料ガスの熱分解温度を変化させて、例
えば、その熱分解温度を徐々に低下させる。そうすると
、初期に堆積した部分（下部）は多結晶構造を有し、後
期に堆積する部分（上部）はアモルファス構造を有する
。
した後、ＳｉＨ４ガス等の原料ガスを熱分解してＣＶＤ
法によりシリコン膜を前記ゲート絶縁股上に堆積させる
。この場合に、原料ガスの熱分解温度を変化させて、例
えば、その熱分解温度を徐々に低下させる。そうすると
、初期に堆積した部分（下部）は多結晶構造を有し、後
期に堆積する部分（上部）はアモルファス構造を有する
。
このため、このシリコン膜をパターニングして形成され
た浮遊ゲート電極は、上部がアモルファスシリコンによ
り占められているので、アスペリティが改善され、その
上の薄い上層ゲート絶縁膜（シリコン酸化膜）には大き
な電界ストレスが印加されることはない。従って、書込
み及び消去を繰り返した場合の疲労特性が劣化すること
はない。
た浮遊ゲート電極は、上部がアモルファスシリコンによ
り占められているので、アスペリティが改善され、その
上の薄い上層ゲート絶縁膜（シリコン酸化膜）には大き
な電界ストレスが印加されることはない。従って、書込
み及び消去を繰り返した場合の疲労特性が劣化すること
はない。
また、ＣＶＤ成膜の初期は熱分解温度が高いので、この
シリコン膜は比較的迅速に形成され、スループットが低
下することはない。
シリコン膜は比較的迅速に形成され、スループットが低
下することはない。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）乃至（Ｃ）は、本発明の実施例方法を工程
順に示す断面図である。第１図（ａ）に示すように、先
ず、シリコン基板５の主表面上に厚さが数１０００Å以
上と比較的厚いフィールド酸化膜３をＬＯＣＯ８法によ
り形成して素子分離領域２を区画する。
順に示す断面図である。第１図（ａ）に示すように、先
ず、シリコン基板５の主表面上に厚さが数１０００Å以
上と比較的厚いフィールド酸化膜３をＬＯＣＯ８法によ
り形成して素子分離領域２を区画する。
次いで、Ｆｌｏｔｏｘ型不揮発性型上揮発性メモリセル
能動領域１の基板表面を熱酸化してゲート絶縁膜である
シリコン酸化膜４を約１００人の厚さで形成する。
能動領域１の基板表面を熱酸化してゲート絶縁膜である
シリコン酸化膜４を約１００人の厚さで形成する。
次いで、第１図（ｂ）に示すように、Ｓ ｉ Ｈ４ガス
を原料ガスとする減圧気相成長（ＬＰＣＶＤ法）により
、導電性浮遊ゲート電極となるシリコン膜６を約１００
０人の厚さで形成する。この場合に、Ｓ ｉ Ｉ（４の
熱分解温度の成膜の過程で変化させる。
を原料ガスとする減圧気相成長（ＬＰＣＶＤ法）により
、導電性浮遊ゲート電極となるシリコン膜６を約１００
０人の厚さで形成する。この場合に、Ｓ ｉ Ｉ（４の
熱分解温度の成膜の過程で変化させる。
つまり、シリコン膜６の形成初期においては、熱分解温
度を約６００乃至６５０℃の比較的高温に設定し、形成
しようとするシリコン膜６の所要最終膜厚の少なくとも
１／２以上の部分をこの条件で形成する。これにより、
この部分は多結晶シリコンの構造を有する。次いで、熱
分解温度を徐々に低下させ、最終的に６００℃以下の温
度にまで低下させて成膜し、この条件で数１００人の厚
さのアモルファスシリコンを形成する。このようにして
、上部がアモルファスシリコンの構造を有し、下部が多
結晶シリコンの構造を有するシリコン膜６が形成される
。
度を約６００乃至６５０℃の比較的高温に設定し、形成
しようとするシリコン膜６の所要最終膜厚の少なくとも
１／２以上の部分をこの条件で形成する。これにより、
この部分は多結晶シリコンの構造を有する。次いで、熱
分解温度を徐々に低下させ、最終的に６００℃以下の温
度にまで低下させて成膜し、この条件で数１００人の厚
さのアモルファスシリコンを形成する。このようにして
、上部がアモルファスシリコンの構造を有し、下部が多
結晶シリコンの構造を有するシリコン膜６が形成される
。
次いで、第１図（Ｃ）に示すように、シリコン膜６に熱
拡散によりリンをドープし、アニールした後、フォトリ
ソグラフィ技術によりシリコン膜６をドライエツチング
してＦｌｏｔｏｘ型不揮発性型上揮発性メモリ遊ゲート
電極７を形成する。そして、この導電性浮遊グー１〜電
ｉ７を熱酸化して上層のゲート絶縁膜である薄いシリコ
ン酸化膜８を形成する。
拡散によりリンをドープし、アニールした後、フォトリ
ソグラフィ技術によりシリコン膜６をドライエツチング
してＦｌｏｔｏｘ型不揮発性型上揮発性メモリ遊ゲート
電極７を形成する。そして、この導電性浮遊グー１〜電
ｉ７を熱酸化して上層のゲート絶縁膜である薄いシリコ
ン酸化膜８を形成する。
これにより、シリコン膜６及び浮遊ゲート電極７の表面
のアスペリティが改善され、シリコン酸化膜８に大きな
電界ストレスが印加されることはない。このため、浮遊
ゲート電極７の疲労特性が向上する。更に、シリコン膜
６の所要膜厚の少なくとも１／２以上の部分は、高い熱
分解温度で成膜した多結晶シリコンが占めているから、
アモルファスシリコンのみを成長させた場合に起こるス
ルーブツトの低下が回避され、迅速にＦｌｏｔｏｘ型不
揮発性型上揮発性メモリ集積回路ことができる。
のアスペリティが改善され、シリコン酸化膜８に大きな
電界ストレスが印加されることはない。このため、浮遊
ゲート電極７の疲労特性が向上する。更に、シリコン膜
６の所要膜厚の少なくとも１／２以上の部分は、高い熱
分解温度で成膜した多結晶シリコンが占めているから、
アモルファスシリコンのみを成長させた場合に起こるス
ルーブツトの低下が回避され、迅速にＦｌｏｔｏｘ型不
揮発性型上揮発性メモリ集積回路ことができる。
［発明の効宋コ
以上説明したように、本発明に係る浮遊ゲート型不揮発
性メモリの製造方法によれば、導電性浮遊ゲート電極形
成のスルーブツトを低下させることなく、繰り返して書
込み及び消去をした場合の疲労特性か向上した浮遊ゲー
ト型不揮発性メモリを製造することができる。
性メモリの製造方法によれば、導電性浮遊ゲート電極形
成のスルーブツトを低下させることなく、繰り返して書
込み及び消去をした場合の疲労特性か向上した浮遊ゲー
ト型不揮発性メモリを製造することができる。
第１図（ａ）乃至（ｃ）は本発明の実施例方法を工程順
に示す断面図である。
に示す断面図である。
Claims (1)
- 半導体基板上にゲート絶縁膜を形成する工程と、ＣＶ
Ｄ法により原料ガスを熱分解してシリコン膜を前記ゲー
ト絶縁膜上に堆積させる工程と、このシリコン膜をパタ
ーニングして浮遊ゲート電極を形成する工程と、を有し
、前記シリコン膜の堆積工程においては、原料ガスの熱
分解温度を変化させて下部が多結晶シリコン構造であり
上部がアモルファスシリコン構造であるシリコン膜を形
成することを特徴とする浮遊ゲート型不揮発性メモリの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287931A JPH0644633B2 (ja) | 1987-11-14 | 1987-11-14 | 浮遊ゲート型不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287931A JPH0644633B2 (ja) | 1987-11-14 | 1987-11-14 | 浮遊ゲート型不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129465A true JPH01129465A (ja) | 1989-05-22 |
| JPH0644633B2 JPH0644633B2 (ja) | 1994-06-08 |
Family
ID=17723583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287931A Expired - Fee Related JPH0644633B2 (ja) | 1987-11-14 | 1987-11-14 | 浮遊ゲート型不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644633B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493140A (en) * | 1993-07-05 | 1996-02-20 | Sharp Kabushiki Kaisha | Nonvolatile memory cell and method of producing the same |
| US5599727A (en) * | 1994-12-15 | 1997-02-04 | Sharp Kabushiki Kaisha | Method for producing a floating gate memory device including implanting ions through an oxidized portion of the silicon film from which the floating gate is formed |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5796518A (en) * | 1980-11-03 | 1982-06-15 | Ibm | Method of forming polycrystalline silicon layer |
| JPS6257224A (ja) * | 1985-09-06 | 1987-03-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-11-14 JP JP62287931A patent/JPH0644633B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5796518A (en) * | 1980-11-03 | 1982-06-15 | Ibm | Method of forming polycrystalline silicon layer |
| JPS6257224A (ja) * | 1985-09-06 | 1987-03-12 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493140A (en) * | 1993-07-05 | 1996-02-20 | Sharp Kabushiki Kaisha | Nonvolatile memory cell and method of producing the same |
| US5597749A (en) * | 1993-07-05 | 1997-01-28 | Sharp Kabushiki Kaisha | Method of making nonvolatile memory cell with crystallized floating gate |
| US5599727A (en) * | 1994-12-15 | 1997-02-04 | Sharp Kabushiki Kaisha | Method for producing a floating gate memory device including implanting ions through an oxidized portion of the silicon film from which the floating gate is formed |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644633B2 (ja) | 1994-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0171234B1 (ko) | 비휘발성 메모리셀 및 그 제조방법 | |
| JP3598197B2 (ja) | 半導体装置 | |
| US6069041A (en) | Process for manufacturing non-volatile semiconductor memory device by introducing nitrogen atoms | |
| US4997781A (en) | Method of making planarized EPROM array | |
| US6297092B1 (en) | Method and structure for an oxide layer overlaying an oxidation-resistant layer | |
| JP2525144B2 (ja) | 不揮発性メモリセル及び関連トランジスタを含む集積構造体の製造方法 | |
| US6461984B1 (en) | Semiconductor device using N2O plasma oxide and a method of fabricating the same | |
| US7385244B2 (en) | Flash memory devices with box shaped polygate structures | |
| JPH09321254A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH01129465A (ja) | 浮遊ゲート型不揮発性メモリの製造方法 | |
| JP3588497B2 (ja) | 半導体装置の製造方法 | |
| KR100905276B1 (ko) | 다층 터널 절연막을 포함하는 플래시 메모리 소자 및 그제조 방법 | |
| JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
| US6066875A (en) | Method of fabricating split-gate source side injection flash EEPROM array | |
| US7030444B2 (en) | Space process to prevent the reverse tunneling in split gate flash | |
| JP3256375B2 (ja) | 不揮発性メモリセルの製造方法 | |
| JP3140023B2 (ja) | 半導体装置及びその製造方法 | |
| US4683640A (en) | Method of making a floating gate memory cell | |
| JP4152116B2 (ja) | 半導体装置の製造方法 | |
| US6303960B1 (en) | Low voltage flash memory cell | |
| JPH04326576A (ja) | 半導体装置の製造方法 | |
| JPH10335500A (ja) | 半導体装置の製造方法 | |
| JPH09251998A (ja) | 半導体装置の製造方法 | |
| JP2002170892A (ja) | 積層型ゲート酸化膜構造の製造方法 | |
| JPH0320088A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |