JPH05251711A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH05251711A JPH05251711A JP3257330A JP25733091A JPH05251711A JP H05251711 A JPH05251711 A JP H05251711A JP 3257330 A JP3257330 A JP 3257330A JP 25733091 A JP25733091 A JP 25733091A JP H05251711 A JPH05251711 A JP H05251711A
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- silicon
- polycrystalline silicon
- etching
- oxide film
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Abstract
(57)【要約】
【目的】 フローティングゲート、コントロールゲート
とセレクトゲートを縦型に配置することによりセル面積
を縮小化を図る。 【構成】 半導体集積回路（メモリセル）のシリコン面
に突起部を形成し、その突起部２１の側面２２にフロー
ティングゲート２４ａ、コントロールゲート３０及びセ
レクトゲート２９を形成し、縦型の配置とする。
とセレクトゲートを縦型に配置することによりセル面積
を縮小化を図る。 【構成】 半導体集積回路（メモリセル）のシリコン面
に突起部を形成し、その突起部２１の側面２２にフロー
ティングゲート２４ａ、コントロールゲート３０及びセ
レクトゲート２９を形成し、縦型の配置とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に電気的に書き換えが可能な不揮発生メモリセル
（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）の構造
及びその製造方法に関するものである。
り、特に電気的に書き換えが可能な不揮発生メモリセル
（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）の構造
及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。かかる従来の
この種のメモリセルの一例を図４に示す。図４（ａ）は
このメモリセルの平面図、図４（ｂ）は図４（ａ）のＡ
−Ａ線断面図である。
例えば、以下に示すようなものがあった。かかる従来の
この種のメモリセルの一例を図４に示す。図４（ａ）は
このメモリセルの平面図、図４（ｂ）は図４（ａ）のＡ
−Ａ線断面図である。
【０００３】以下、Ｎ−チャネルＭＯＳトランジスタを
用いた場合について従来の製造方法を説明する。まず、
Ｐ型シリコン基板１の上に素子分離のための厚い酸化膜
１３を通常の素子分離法で形成した後、活性領域のシリ
コン基板表面に比較的薄い酸化膜（５０〜１２０Å程
度）３を形成する。
用いた場合について従来の製造方法を説明する。まず、
Ｐ型シリコン基板１の上に素子分離のための厚い酸化膜
１３を通常の素子分離法で形成した後、活性領域のシリ
コン基板表面に比較的薄い酸化膜（５０〜１２０Å程
度）３を形成する。
【０００４】次に、多結晶シリコン５をＣＶＤ法で被着
し導電性を持たせるためにＮ型不純物を拡散した後、通
常のホトリソエッチング技術により所望の形状に加工す
る。次に、熱酸化法により多結晶シリコン５表面に酸化
膜７を形成する。この時、露出しているシリコン基板表
面にも同時に酸化膜４が形成される。次に、多結晶シリ
コンを全面に被着し、導電性を持たせた後、ホトリソエ
ッチング技術により加工してコントロールゲート８とセ
レクトゲート６を形成する。
し導電性を持たせるためにＮ型不純物を拡散した後、通
常のホトリソエッチング技術により所望の形状に加工す
る。次に、熱酸化法により多結晶シリコン５表面に酸化
膜７を形成する。この時、露出しているシリコン基板表
面にも同時に酸化膜４が形成される。次に、多結晶シリ
コンを全面に被着し、導電性を持たせた後、ホトリソエ
ッチング技術により加工してコントロールゲート８とセ
レクトゲート６を形成する。
【０００５】次に、イオン注入法によりＮ型不純物を注
入し、熱処理を行なうことにより、活性化させ、Ｓｉ基
板とは逆の導電性を持つ拡散層２を形成する。この時の
熱処理によりシリコン基板表面には酸化膜９が形成され
る。次に、ＣＶＤ法により絶縁膜１０を形成し、ホトリ
ソエッチングによりコンタクトホール１１を開孔した
後、アルミニウムをスパッタ法により被着・加工して引
出し電極１２を形成する。以上のような工程で形成され
たメモリセルは、次のような働きをする。Ｐ型シリコン
基板１と薄い酸化膜３を介して接触する多結晶シリコン
５は、浮遊電極（フローティングゲート）として働き、
酸化膜７を介して、上部のコントロールゲート８と容量
結合している。このコントロールゲート８に高い電圧、
例えば１４Ｖ程度を印加し、フローティングゲート５の
両側に位置する拡散層の間に電圧を印加すると、フロー
ティングゲート５の下のチャネル部で発生した電子のう
ち、高いエネルギーを持ったものは、コントロールゲー
ト８の限界に引き寄せられ、一部は酸化膜３を通り抜け
て、フローティングゲート５の中に蓄積される。
入し、熱処理を行なうことにより、活性化させ、Ｓｉ基
板とは逆の導電性を持つ拡散層２を形成する。この時の
熱処理によりシリコン基板表面には酸化膜９が形成され
る。次に、ＣＶＤ法により絶縁膜１０を形成し、ホトリ
ソエッチングによりコンタクトホール１１を開孔した
後、アルミニウムをスパッタ法により被着・加工して引
出し電極１２を形成する。以上のような工程で形成され
たメモリセルは、次のような働きをする。Ｐ型シリコン
基板１と薄い酸化膜３を介して接触する多結晶シリコン
５は、浮遊電極（フローティングゲート）として働き、
酸化膜７を介して、上部のコントロールゲート８と容量
結合している。このコントロールゲート８に高い電圧、
例えば１４Ｖ程度を印加し、フローティングゲート５の
両側に位置する拡散層の間に電圧を印加すると、フロー
ティングゲート５の下のチャネル部で発生した電子のう
ち、高いエネルギーを持ったものは、コントロールゲー
ト８の限界に引き寄せられ、一部は酸化膜３を通り抜け
て、フローティングゲート５の中に蓄積される。
【０００６】また、フローティングゲート５からの電荷
の引き抜きは、拡散層２に正の高電圧例えば、１７Ｖ程
度を印加することにより、ファウラーノルドハイムトン
ネリングにより行なわれる。また、セレクトゲート６は
２層ポリシリコン構造のメモリセルのうちの１つを選択
する働きを持つと同時に、このゲートに０Ｖを印加する
ことによって、メモリセルのソース・ドレイン間をフロ
ーティングゲートに蓄積された電荷の状態にかかわら
ず、非導通状態にする働きを持っている。
の引き抜きは、拡散層２に正の高電圧例えば、１７Ｖ程
度を印加することにより、ファウラーノルドハイムトン
ネリングにより行なわれる。また、セレクトゲート６は
２層ポリシリコン構造のメモリセルのうちの１つを選択
する働きを持つと同時に、このゲートに０Ｖを印加する
ことによって、メモリセルのソース・ドレイン間をフロ
ーティングゲートに蓄積された電荷の状態にかかわら
ず、非導通状態にする働きを持っている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記メ
モリセル構成では、コントロールゲート、セレクトゲー
トを同一平面内に形成するようにしているため、横方向
の寸法は、コンタクトホールの大きさ、コントロールゲ
ートの長さ（ゲート長）、セレクトゲートの長さ（ゲー
ト長）及びそれらの間の重ね合わせマージンの和で決ま
ってしまい、それ以上の縮小が困難であるという欠点が
あった。
モリセル構成では、コントロールゲート、セレクトゲー
トを同一平面内に形成するようにしているため、横方向
の寸法は、コンタクトホールの大きさ、コントロールゲ
ートの長さ（ゲート長）、セレクトゲートの長さ（ゲー
ト長）及びそれらの間の重ね合わせマージンの和で決ま
ってしまい、それ以上の縮小が困難であるという欠点が
あった。
【０００８】本発明は、以上述べたセル面積を縮小でき
ないという欠点を除去するために、フローティングゲー
ト、コントロールゲート及びセレクトゲートを縦型に配
置してなる高密度の半導体集積回路及びその製造方法を
提供することを目的とする。
ないという欠点を除去するために、フローティングゲー
ト、コントロールゲート及びセレクトゲートを縦型に配
置してなる高密度の半導体集積回路及びその製造方法を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体集積回路において、シリコン基板
の突起部に形成される拡散層と、該拡散層の一方の側面
の縦方向に第１の酸化膜を介して形成されるフローティ
ングゲートと、該フローティングゲートの側面及び前記
拡散層の他方の側面にそれぞれ第２の酸化膜を介して縦
方向に形成されるコントロールゲート及びセレクトゲー
トと、該コントロールゲート及びセレクトゲートの下方
にそれぞれ形成される拡散層とを設けるようにしたもの
である。
成するために、半導体集積回路において、シリコン基板
の突起部に形成される拡散層と、該拡散層の一方の側面
の縦方向に第１の酸化膜を介して形成されるフローティ
ングゲートと、該フローティングゲートの側面及び前記
拡散層の他方の側面にそれぞれ第２の酸化膜を介して縦
方向に形成されるコントロールゲート及びセレクトゲー
トと、該コントロールゲート及びセレクトゲートの下方
にそれぞれ形成される拡散層とを設けるようにしたもの
である。
【００１０】また、半導体集積回路の製造方法におい
て、シリコン基板をエッチングして突起部を形成する工
程と、前記シリコン基板の表面を酸化する工程と、導電
性を有する第１の多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜を異方性のドライエッチングでエ
ッチングし、前記突起部の両側面に付いた多結晶シリコ
ンを残して、それ以外を除去する工程と、該残された突
起部の両側面に付いた多結晶シリコンの一方の多結晶シ
リコンをエッチング除去する工程と、前記多結晶シリコ
ン表面及びシリコン基板表面を酸化する工程と、第２の
多結晶シリコンを被着する工程と、前記第２の多結晶シ
リコンを前記突起部の両側面部を残してホトリソエッチ
ング工程により除去する工程とを順に施すようにしたも
のである。
て、シリコン基板をエッチングして突起部を形成する工
程と、前記シリコン基板の表面を酸化する工程と、導電
性を有する第１の多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜を異方性のドライエッチングでエ
ッチングし、前記突起部の両側面に付いた多結晶シリコ
ンを残して、それ以外を除去する工程と、該残された突
起部の両側面に付いた多結晶シリコンの一方の多結晶シ
リコンをエッチング除去する工程と、前記多結晶シリコ
ン表面及びシリコン基板表面を酸化する工程と、第２の
多結晶シリコンを被着する工程と、前記第２の多結晶シ
リコンを前記突起部の両側面部を残してホトリソエッチ
ング工程により除去する工程とを順に施すようにしたも
のである。
【００１１】
【作用】本発明によれば、従来同一平面上に形成してい
たコントロールゲート及びセレクトゲートを、シリコン
基板面に突起部を形成し、その突起部に拡散層を設け、
その突起部の側面にコントロールゲート及びセレクトゲ
ートを形成するようにしたので、横方向の面積はコント
ロールゲート及びセレクトゲートを形成するポリシリコ
ンの厚さ分があれば良く、面積を大幅に小さくすること
ができる。
たコントロールゲート及びセレクトゲートを、シリコン
基板面に突起部を形成し、その突起部に拡散層を設け、
その突起部の側面にコントロールゲート及びセレクトゲ
ートを形成するようにしたので、横方向の面積はコント
ロールゲート及びセレクトゲートを形成するポリシリコ
ンの厚さ分があれば良く、面積を大幅に小さくすること
ができる。
【００１２】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体集積回路（メモリセル）の構成図であり、図１（ａ）
はその平面図、図１（ｂ）は図１（ａ）のＢ−Ｂ線断面
図である。図中、２０はＰ型シリコン基板、２１は突起
部、２３は第１の酸化膜であり、ゲート電極３２とフロ
ーティングゲート（後述）との間に形成される。２４ａ
は第１層目の多結晶シリコン（フローティングゲー
ト）、２６は第２の酸化膜であり、フローティングゲー
ト２４ａとコントロールゲート（後述）との間に形成さ
れる。２９は第２層目の多結晶シリコンによって形成さ
れるセレクトゲート、３０は同じく第２層目の多結晶シ
リコンによって形成されるコントロールゲート、３１，
３３は拡散層、３４は保護膜としての酸化膜、３５はコ
ンタクトホール、３６はそのコンタクトホール３５に設
けられるメタル配線である。
がら詳細に説明する。図１は本発明の実施例を示す半導
体集積回路（メモリセル）の構成図であり、図１（ａ）
はその平面図、図１（ｂ）は図１（ａ）のＢ−Ｂ線断面
図である。図中、２０はＰ型シリコン基板、２１は突起
部、２３は第１の酸化膜であり、ゲート電極３２とフロ
ーティングゲート（後述）との間に形成される。２４ａ
は第１層目の多結晶シリコン（フローティングゲー
ト）、２６は第２の酸化膜であり、フローティングゲー
ト２４ａとコントロールゲート（後述）との間に形成さ
れる。２９は第２層目の多結晶シリコンによって形成さ
れるセレクトゲート、３０は同じく第２層目の多結晶シ
リコンによって形成されるコントロールゲート、３１，
３３は拡散層、３４は保護膜としての酸化膜、３５はコ
ンタクトホール、３６はそのコンタクトホール３５に設
けられるメタル配線である。
【００１３】このように、本発明の半導体装置において
は、フローティングゲート２４ａ、コントロールゲート
３０及びセレクトゲート２９がシリコン面内に作られた
突起部２１の側面に形成される。そこで、Ｐ型シリコン
２０と第１の薄い酸化膜２３を介して接触するフローテ
ィングゲート２４ａは第２の厚い酸化膜２６を介して、
側部のコントロールゲート３０と容量結合している。該
コントロールゲート３０に高い電圧、例えば１４Ｖ程度
を印加し、フローティングゲート２４ａの両側に位置す
る拡散層３２と３３の間に電圧を印加すると、フローテ
ィングゲート２４ａの下のチャネル部で発生した電子の
うち、高いエネルギーを持ったものは、コントロールゲ
ート３０の限界に引き寄せられ、一部は第１の酸化膜２
３を通り抜けて、フローティングゲート２４ａの中に蓄
積される。 また、フローティングゲート２４ａからの
電荷の引き抜きは、拡散層３２に正の高電圧、例えば１
７Ｖ程度を印加することにより、ファウラーノルドハイ
ムトンネリングにより行なわれる。また、セレクトゲー
ト２９は、２層ポリシリコン構造のメモリセルのうちの
１つを選択する働きを持つと同時に、このゲートに０Ｖ
を印加することによって、メモリセルの拡散層（ソース
・ドレイン）３１，３３間をフローティングゲート２４
ａに蓄積された電荷の状態にかかわらず、非導通状態に
することができる。
は、フローティングゲート２４ａ、コントロールゲート
３０及びセレクトゲート２９がシリコン面内に作られた
突起部２１の側面に形成される。そこで、Ｐ型シリコン
２０と第１の薄い酸化膜２３を介して接触するフローテ
ィングゲート２４ａは第２の厚い酸化膜２６を介して、
側部のコントロールゲート３０と容量結合している。該
コントロールゲート３０に高い電圧、例えば１４Ｖ程度
を印加し、フローティングゲート２４ａの両側に位置す
る拡散層３２と３３の間に電圧を印加すると、フローテ
ィングゲート２４ａの下のチャネル部で発生した電子の
うち、高いエネルギーを持ったものは、コントロールゲ
ート３０の限界に引き寄せられ、一部は第１の酸化膜２
３を通り抜けて、フローティングゲート２４ａの中に蓄
積される。 また、フローティングゲート２４ａからの
電荷の引き抜きは、拡散層３２に正の高電圧、例えば１
７Ｖ程度を印加することにより、ファウラーノルドハイ
ムトンネリングにより行なわれる。また、セレクトゲー
ト２９は、２層ポリシリコン構造のメモリセルのうちの
１つを選択する働きを持つと同時に、このゲートに０Ｖ
を印加することによって、メモリセルの拡散層（ソース
・ドレイン）３１，３３間をフローティングゲート２４
ａに蓄積された電荷の状態にかかわらず、非導通状態に
することができる。
【００１４】次に、本発明の実施例を示す半導体集積回
路（メモリセル）の製造工程を図２及び図３を参照しな
がら説明する。ここではＰ型シリコン基板を用いた場合
を例にとって行なうが、Ｎ型シリコンを用いた場合も不
純物のタイプをＮとＰで入れ換えれば同じである。 （１）まず、図２（ａ）に示すように、Ｐ型シリコン基
板２０の表面に通常行なわれる素子分離方法（ＬＯＣＯ
Ｓ法）により素子分離用の厚い酸化膜領域を形成する。
次に、ホトレジストによりシリコン基板２０表面の一部
を覆い、残りの露出されたシリコン面をドライエッチン
グ法でエッチングした後、ホトレジストを除去し、Ｐ型
シリコン基板２０に側面（シリコン段差）２２を有する
突起部２１形成する。
路（メモリセル）の製造工程を図２及び図３を参照しな
がら説明する。ここではＰ型シリコン基板を用いた場合
を例にとって行なうが、Ｎ型シリコンを用いた場合も不
純物のタイプをＮとＰで入れ換えれば同じである。 （１）まず、図２（ａ）に示すように、Ｐ型シリコン基
板２０の表面に通常行なわれる素子分離方法（ＬＯＣＯ
Ｓ法）により素子分離用の厚い酸化膜領域を形成する。
次に、ホトレジストによりシリコン基板２０表面の一部
を覆い、残りの露出されたシリコン面をドライエッチン
グ法でエッチングした後、ホトレジストを除去し、Ｐ型
シリコン基板２０に側面（シリコン段差）２２を有する
突起部２１形成する。
【００１５】（２）次に、図２（ｂ）に示すように、９
００℃の乾燥酸素雰囲気中で１５分程度酸化することに
より、Ｓｉ表面に約８５Åの薄いシリコン酸化膜２３を
形成し、次いで、ＣＶＤ法により多結晶シリコン２４を
約４０００Å生成する。この多結晶シリコンにはＰＯＣ
ｌ2 拡散法によりリンを拡散し導電性を持たせる。 （３）次に、図２（ｃ）に示すように、シリコン基板２
０表面の多結晶シリコン２４を異方性のエッチング、例
えば、東京応化製ＯＡＰＭ４００Ｂを用いてＲＦパワー
９０Ｗ，エッチングガスＣ2 ＣｌＦ6 １５ＳＣＣＭ，Ｓ
Ｆ6 １５ＳＣＣＭ，エッチング圧力２２０ｍＴｏｒｒで
約１．３分間エッチングを行ない、シリコン基板２０平
面上の多結晶シリコン２４を除去する。この条件でエッ
チングすると多結晶シリコン２４は、縦方向のエッチン
グ速度が横方向のエッチング速度と比べて極めて早いた
め、シリコン段差２２の側面に形成された多結晶シリコ
ン２４ａはそのままエッチングされずに残る。次に、ホ
トレジスト２５をシリコン面上に塗布した後、シリコン
段差の片側だけレジストが残るようなホトマスクを用い
て露光し現像して、段差部に残る多結晶シリコン２４ａ
の片側を露出する。
００℃の乾燥酸素雰囲気中で１５分程度酸化することに
より、Ｓｉ表面に約８５Åの薄いシリコン酸化膜２３を
形成し、次いで、ＣＶＤ法により多結晶シリコン２４を
約４０００Å生成する。この多結晶シリコンにはＰＯＣ
ｌ2 拡散法によりリンを拡散し導電性を持たせる。 （３）次に、図２（ｃ）に示すように、シリコン基板２
０表面の多結晶シリコン２４を異方性のエッチング、例
えば、東京応化製ＯＡＰＭ４００Ｂを用いてＲＦパワー
９０Ｗ，エッチングガスＣ2 ＣｌＦ6 １５ＳＣＣＭ，Ｓ
Ｆ6 １５ＳＣＣＭ，エッチング圧力２２０ｍＴｏｒｒで
約１．３分間エッチングを行ない、シリコン基板２０平
面上の多結晶シリコン２４を除去する。この条件でエッ
チングすると多結晶シリコン２４は、縦方向のエッチン
グ速度が横方向のエッチング速度と比べて極めて早いた
め、シリコン段差２２の側面に形成された多結晶シリコ
ン２４ａはそのままエッチングされずに残る。次に、ホ
トレジスト２５をシリコン面上に塗布した後、シリコン
段差の片側だけレジストが残るようなホトマスクを用い
て露光し現像して、段差部に残る多結晶シリコン２４ａ
の片側を露出する。
【００１６】（４）次に、通常のドライエッチング法
（等方性エッチング）により、露出した多結晶シリコン
２４ａを除去し、次に、ホトレジスト２５を除去した
後、図２（ｄ）に示すように、乾燥酸素雰囲気中で９５
０℃の温度で４０分酸化し、約２８０Åの酸化膜２６を
シリコン基板２０上に形成する。この時、多結晶シリコ
ン２４ａも同時に酸化されるが、多結晶シリコンの酸化
速度は、単結晶シリコンの酸化速度より早いため、厚い
酸化膜が形成される。本実施例の場合は、約３８０Åの
酸化膜が形成される。ここで、シリコン基板２０の突起
部２１とセレクトゲート２９との間の酸化膜２６にかか
る電界は６ＭＶ／cm以下となる必要があり、そのために
は、その酸化膜２６は約２８０Åを必要とする。この
点、第２の酸化膜２６はシリコン基板２０の突起部２１
とフローティングゲート（多結晶シリコン）２４ａ間の
酸化膜（約８５Å）よりは厚くする。
（等方性エッチング）により、露出した多結晶シリコン
２４ａを除去し、次に、ホトレジスト２５を除去した
後、図２（ｄ）に示すように、乾燥酸素雰囲気中で９５
０℃の温度で４０分酸化し、約２８０Åの酸化膜２６を
シリコン基板２０上に形成する。この時、多結晶シリコ
ン２４ａも同時に酸化されるが、多結晶シリコンの酸化
速度は、単結晶シリコンの酸化速度より早いため、厚い
酸化膜が形成される。本実施例の場合は、約３８０Åの
酸化膜が形成される。ここで、シリコン基板２０の突起
部２１とセレクトゲート２９との間の酸化膜２６にかか
る電界は６ＭＶ／cm以下となる必要があり、そのために
は、その酸化膜２６は約２８０Åを必要とする。この
点、第２の酸化膜２６はシリコン基板２０の突起部２１
とフローティングゲート（多結晶シリコン）２４ａ間の
酸化膜（約８５Å）よりは厚くする。
【００１７】（５）次に、図３（ａ）に示すように、シ
リコン基板２０表面にＣＶＤ法により、多結晶シリコン
２７を約４０００Å形成し、ＰＯＣｌ3 を拡散源として
用いた熱拡散により不純物を添加して導電性を持たせ
る。 （６）次に、図３（ｂ）に示すように、通常のホトリソ
技術によりホトレジスト層２８を形成する。そのホトレ
ジスト層２８は突起部２１の側面２２をカバーし、か
つ、図１（ａ）に１０１で示す厚い酸化膜上でも配線パ
ターンを形成できるようにしておく。
リコン基板２０表面にＣＶＤ法により、多結晶シリコン
２７を約４０００Å形成し、ＰＯＣｌ3 を拡散源として
用いた熱拡散により不純物を添加して導電性を持たせ
る。 （６）次に、図３（ｂ）に示すように、通常のホトリソ
技術によりホトレジスト層２８を形成する。そのホトレ
ジスト層２８は突起部２１の側面２２をカバーし、か
つ、図１（ａ）に１０１で示す厚い酸化膜上でも配線パ
ターンを形成できるようにしておく。
【００１８】（７）次に、第１の多結晶シリコン２４を
エッチングした時と同じ条件で、第２の多結晶シリコン
２７をエッチングし、図３（ｃ）に示すように、配線層
（セレクトゲート）２９及び配線層（コントロールゲー
ト）３０を形成する。次に、イオン注入法によりＮ型不
純物、例えばＡｓを１Ｅ１６／cm2 程度注入し、９５０
℃の乾燥酸素中でアニールし、拡散層３１，３２，３３
を形成する。なお、拡散層は、前記図２（ａ）や図２
（ｄ）工程おいて、マスクをしてイオン注入により、そ
の拡散層の領域を拡散層３１，３２，３３より拡げて、
例えば、フローティングゲートの下方にまで及ぶように
してもよい。
エッチングした時と同じ条件で、第２の多結晶シリコン
２７をエッチングし、図３（ｃ）に示すように、配線層
（セレクトゲート）２９及び配線層（コントロールゲー
ト）３０を形成する。次に、イオン注入法によりＮ型不
純物、例えばＡｓを１Ｅ１６／cm2 程度注入し、９５０
℃の乾燥酸素中でアニールし、拡散層３１，３２，３３
を形成する。なお、拡散層は、前記図２（ａ）や図２
（ｄ）工程おいて、マスクをしてイオン注入により、そ
の拡散層の領域を拡散層３１，３２，３３より拡げて、
例えば、フローティングゲートの下方にまで及ぶように
してもよい。
【００１９】（８）次に、図３（ｄ）に示すように、Ｃ
ＶＤ法で酸化膜３４を形成する。 （９）次いで、図１に示されるように、酸化膜３４に電
極引出し用コンタトクホール３５を形成し、そこにメタ
ル配線３６を形成する。なお、フローティングゲート、
コントロールゲートやセレクトゲートの長さは、シリコ
ンの突起部の高さを高くすることにより、適宜長くする
ことができる。
ＶＤ法で酸化膜３４を形成する。 （９）次いで、図１に示されるように、酸化膜３４に電
極引出し用コンタトクホール３５を形成し、そこにメタ
ル配線３６を形成する。なお、フローティングゲート、
コントロールゲートやセレクトゲートの長さは、シリコ
ンの突起部の高さを高くすることにより、適宜長くする
ことができる。
【００２０】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００２１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来同一平面上に形成していたフローティング
ゲート、コントロールゲート及びセレクトゲートを、シ
リコン面に突起部を形成し、その突起部の側面にコント
ロールゲート及びセレクトゲートを形成するようにした
ので、横方向の面積はコントロールゲート及びセレクト
ゲートを形成するポリシリコンの厚さ分があれば良く、
面積を大幅に小さくすることができる。
よれば、従来同一平面上に形成していたフローティング
ゲート、コントロールゲート及びセレクトゲートを、シ
リコン面に突起部を形成し、その突起部の側面にコント
ロールゲート及びセレクトゲートを形成するようにした
ので、横方向の面積はコントロールゲート及びセレクト
ゲートを形成するポリシリコンの厚さ分があれば良く、
面積を大幅に小さくすることができる。
【図１】本発明の実施例を示す半導体装置の構成図であ
る。
る。
【図２】本発明の実施例を示す半導体装置の前半の製造
工程断面図である。
工程断面図である。
【図３】本発明の実施例を示す半導体装置の後半の製造
工程断面図である。
工程断面図である。
【図４】従来の半導体装置の構成図である。
２０ Ｐ型シリコン基板 ２１ 突起部 ２２ 突起部の側面 ２３，２６，３４ 酸化膜 ２４ 多結晶シリコン（第１の多結晶シリコン） ２４ａ 多結晶シリコン（フローティングゲート） ２５ ホトレジスト ２７ 多結晶シリコン（第２の多結晶シリコン） ２８ ホトレジスト層 ２９ 配線層（セレクトゲート） ３０ 配線層（コントロールゲート） ３１，３２，３３ 拡散層 ３５ 電極引出し用コンタトクホール ３６ メタル配線
Claims (3)
- 【請求項１】（ａ）シリコン基板の突起部に形成される
拡散層と、 （ｂ）該拡散層の一方の側面の縦方向に第１の酸化膜を
介して形成されるフローティングゲートと、 （ｃ）該フローティングゲートの側面及び前記拡散層の
他方の側面にそれぞれ第２の酸化膜を介して縦方向に形
成されるコントロールゲート及びセレクトゲートと、 （ｄ）該コントロールゲート及びセレクトゲートの下方
にそれぞれ形成される拡散層とを具備することを特徴と
する半導体集積回路。 - 【請求項２】（ａ）シリコン基板をエッチングして突起
部を形成する工程と、 （ｂ）前記シリコン基板の表面を酸化する工程と、 （ｃ）導電性を有する第１の多結晶シリコン膜を形成す
る工程と、 （ｄ）前記多結晶シリコン膜を異方性のドライエッチン
グでエッチングし、前記突起部の両側面に付いた多結晶
シリコンを残して、それ以外を除去する工程と、 （ｅ）該残された突起部の両側面に付いた多結晶シリコ
ンの一方の多結晶シリコンをエッチング除去する工程
と、 （ｆ）前記多結晶シリコン表面及びシリコン基板表面を
酸化する工程と、 （ｇ）第２の多結晶シリコンを被着する工程と、 （ｈ）前記第２の多結晶シリコンを前記突起部の両側面
部を残してホトリソエッチング工程により除去する工程
とを順に施すことを特徴とする半導体集積回路の製造方
法。 - 【請求項３】 前記第１の多結晶シリコン膜によりフロ
ーティングゲートを、前記第２の多結晶シリコンにより
コントロールゲート及びセレクトゲートを形成する請求
項２記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257330A JPH05251711A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257330A JPH05251711A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251711A true JPH05251711A (ja) | 1993-09-28 |
Family
ID=17304867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257330A Pending JPH05251711A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251711A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999453A (en) * | 1997-06-27 | 1999-12-07 | Nec Corporation | Nonvolatile semiconductor memory |
| US6198125B1 (en) | 1996-01-22 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| WO2005083782A1 (en) * | 2004-02-24 | 2005-09-09 | Micron Technology, Inc. | Vertical eeprom nrom memory devices |
| US7095075B2 (en) | 2003-07-01 | 2006-08-22 | Micron Technology, Inc. | Apparatus and method for split transistor memory having improved endurance |
| US7148538B2 (en) | 2003-12-17 | 2006-12-12 | Micron Technology, Inc. | Vertical NAND flash memory array |
| US7157771B2 (en) | 2004-01-30 | 2007-01-02 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| KR100707674B1 (ko) * | 2005-07-26 | 2007-04-13 | 동부일렉트로닉스 주식회사 | 플래시 기억 장치 및 그 제조 방법 |
| US7241654B2 (en) | 2003-12-17 | 2007-07-10 | Micron Technology, Inc. | Vertical NROM NAND flash memory array |
-
1991
- 1991-10-04 JP JP3257330A patent/JPH05251711A/ja active Pending
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| US7241654B2 (en) | 2003-12-17 | 2007-07-10 | Micron Technology, Inc. | Vertical NROM NAND flash memory array |
| US7339239B2 (en) | 2003-12-17 | 2008-03-04 | Micron Technology, Inc. | Vertical NROM NAND flash memory array |
| US7369436B2 (en) | 2003-12-17 | 2008-05-06 | Micron Technology, Inc. | Vertical NAND flash memory device |
| US7157771B2 (en) | 2004-01-30 | 2007-01-02 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| US7332773B2 (en) | 2004-01-30 | 2008-02-19 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| US7075146B2 (en) | 2004-02-24 | 2006-07-11 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
| WO2005083782A1 (en) * | 2004-02-24 | 2005-09-09 | Micron Technology, Inc. | Vertical eeprom nrom memory devices |
| US7282762B2 (en) | 2004-02-24 | 2007-10-16 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
| KR100707674B1 (ko) * | 2005-07-26 | 2007-04-13 | 동부일렉트로닉스 주식회사 | 플래시 기억 장치 및 그 제조 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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