JP3256375B2

JP3256375B2 - 不揮発性メモリセルの製造方法

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Publication number: JP3256375B2
Application number: JP14833194A
Authority: JP
Inventors: 勝次井口
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-07-05
Filing date: 1994-06-29
Publication date: 2002-02-12
Anticipated expiration: 2017-02-12
Also published as: JPH0774272A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリセル及
びその製造方法に関する。特に、本発明は、フラッシュ
メモリに適した、電気的に書換え可能な不揮発性メモリ
セル及びその製造方法に関する。

【０００２】

【従来の技術】プログラムがホットエレクトロン注入に
より実行され、消去がファウラー・ノードハイムトンネ
リングにより実行されるフラッシュメモリの開発が活発
に行われている。フラッシユメモリとは、データの一括
書き込みあるいは一括消去が可能なメモリのことをい
う。図３０、図３１及び図３２は、現在、製造されてい
る典型的なフラッシュメモリのメモリセルを示す。この
メモリセルは、ＮＯＲ型フラッシュメモリあるいはＮＡ
ＮＤ型フラッシュメモリに使用されるものであり、その
構造は、ＥＰＲＯＭ（電気的に書き込み可能なＲＯＭ）
のメモリセルの構造と同一である。以下、ＮＯＲ型フラ
ッシュメモリのメモリセルについて説明する。

【０００３】図３０から図３２を参照しながら、従来の
フラッシュメモリの不揮発性メモリセルを説明する。な
お、図３０は、従来のメモリセル５０の平面図であり、
図３１は図３０の切断面線Ｘ３１−Ｘ３１から見た断面
図であり、図３２は、図３０の切断面線Ｘ３２−Ｘ３２
から見た断面図である。フラッシュメモリは多数のメモ
リセル５０を備えているが、簡単化のために、これらの
図面には一つのメモリセルＭＣが示されている。図示さ
れている制御ゲート５６は、複数のメモリセルの制御ゲ
ートとして機能する。一方、浮遊ゲート５４は、メモリ
セル５０毎に分離されており、電気的に浮遊状態にあ
る。

【０００４】シリコン基板５１の表面は、複数の活性領
域と、各活性領域を相互分離するための素子分離領域と
に分けられている。シリコン基板５１の素子分離領域に
は、図３２に示されるように、フィールド酸化膜（ＬＯ
ＣＯＳ膜）５２が形成されている。一方、シリコン基板
５１の活性領域５１ａには、図３１に示されるように、
ソース領域６０及びドレイン領域６１が設けられてい
る。シリコン基板１の活性領域５１ａ上には、ＳｉＯ₂
からなるトンネル酸化膜（第１絶縁膜）５３、浮遊ゲー
ト５４、ＯＮＯ絶縁膜（第２絶縁膜）５５、及び制御ゲ
ート５６が、この順番で積層されている。制御ゲート５
６は、下層としてＮ⁺多結晶シリコン膜５７を含み、上
層してＷＳｉ_x膜５８を含むポリサイド構造を有してい
る。

【０００５】ＮＯＲ型のフラッシュメモリにおいては、
メモリセル５０のドレイン領域６１に、複数のメモリセ
ル５０の共通配線であるビット線（図示せず）が接続さ
れる。また、ソース領域６０は、それ自体が拡散層配線
として制御ゲート５６の延びる方向に平行に延び、複数
のメモリセル５０間の共通配線（共有ソース領域）とな
る。

【０００６】この従来技術では、浮遊ゲート５４となる
多結晶シリコン膜は、まず、図３０の左右方向に延びた
形状（破線にて示されている）に加工され、多結晶シリ
コン膜６４ｂになる。多結晶シリコン膜６４ｂは、シリ
コン基板５１の活性領域を完全に覆い、かつ、フィール
ド酸化膜５２の一部をも覆うように形成される。その
後、この多結晶シリコン膜６４ｂは、ポリサイド膜をパ
ターニングして制御ゲート５６を形成する時に再加工さ
れ、浮遊ゲート５４となる。その結果、浮遊ゲート５４
は、図３０に示す多結晶シリコン膜６４ｂと制御ゲート
５６との重畳部分のみに形成される。こうして、浮遊ゲ
ート５４の位置及び形状は、図３１に示されるように、
制御ゲート５６に自己整合する。

【０００７】トンネル酸化膜５３は、膜厚ｔ１が８〜１
５ｎｍ程度の熱酸化膜である。浮遊ゲート５４は、通
常、リンを１×１０²⁰／ｃｍ³程度拡散した多結晶シリ
コンから形成される。通常、その膜厚ｔ２は１００ｎｍ
〜３００ｎｍ程度である。ＯＮＯ絶縁膜５５は、浮遊ゲ
ート５４を熱酸化して形成した酸化膜（膜厚は、５〜１
０ｎｍ程度）の上にＣＶＤ法（化学的気相成長法）でＳ
ｉＮ膜を堆積し（膜厚８〜１５ｎｍ程度）、更に熱酸化
またはＣＶＤ法で酸化膜（膜厚５〜１０ｎｍ程度）を形
成する。ＯＮＯ絶縁膜５５は、膜厚ｔ３がせいぜい酸化
膜換算厚で２０ｎｍ前後の極めて薄い膜である。ＯＮＯ
絶縁膜５５の代わりに、熱酸化膜が使用される場合もあ
る。

【０００８】

【発明が解決しようとする課題】上述の従来技術に於い
ては、制御ゲート５６のエッチングに連続して、浮遊ゲ
ート５４をエッチングするようにしている。より詳細に
は、まず制御ゲート５６を構成するＷＳｉ_x膜５８とＮ⁺
多結晶シリコン膜５７とをエッチングし、それによって
図３０に示されている制御ゲート５６を得た後、ＯＮＯ
絶縁膜５５をエッチングする。その後、更に多結晶シリ
コン膜６４ｂをエッチングして、浮遊ゲート５４を形成
しなければならない。

【０００９】図３２に示されるように、浮遊ゲート５４
の側面にはＯＮＯ絶縁膜５５の段差部５５ａが形成され
ている。この段差部５５ａは、ＯＮＯ絶縁膜５５のエッ
チング工程中に完全に除去されるべきものである。段差
部５５ａをその上部から下部にわたって完全に除去する
ためには、少なくとも段差部５５ａの高さ（浮遊ゲート
５４の厚さに等しい）を持つ絶縁膜を完全にエッチング
できる時間をかけて、ＯＮＯ絶縁膜５５のエッチング工
程を実行する必要がある。

【００１０】段差部５５ａのエッチングが不十分であれ
ば、以下に述べる問題が生じる。この問題点を図３３及
び図３４を参照しながら説明する。図３３は、図３０の
切断面線Ｘ３３−Ｘ３３から見た断面図である。段差部
５５ａのエッチングが不十分であれば、図３３に示され
るように、ＯＮＯ絶縁膜５５の未エッチング部分がフェ
ンス７０を形成する。このフェンス７０がマスクとなっ
て、浮遊ゲートを構成する多結晶シリコンの未エッチン
グ部であるフェンス７１が生じる。

【００１１】多結晶シリコンからなるフェンス７１は、
複数のメモリセル５０の各浮遊ゲート５４間を電気的に
短絡し、浮遊ゲート５４に蓄えられた電荷を逃がしてし
まう。このため、フラッシュメモリセル５０において、
フェンス７１の発生は、絶対に阻止されなくてはならな
い。

【００１２】膜厚ｔ３＝２０ｎｍ程度のＯＮＯ絶縁膜５
５を除去するために、浮遊ゲート５４の膜厚ｔ２に近い
量のエッチングを行うと、その結果、浮遊ゲート５４及
び制御ゲート５６に覆われていないフィールド酸化膜５
２がエッチングされ、フィールド酸化膜５２に、図３４
に示すような凹所５２ａが生じてしまう。フィールド酸
化膜５２の端部の厚さは、徐々に薄くなってるため、凹
所５２ａがフィールド酸化膜５２の端部に形成される
と、素子分離領域に位置するシリコン基板５１の一部が
露出するおそれがある。ＯＮＯ絶縁膜５５のエッチング
工程の後には、浮遊ゲート５４を形成するための多結晶
シリコン膜のエッチング工程が行われる。シリコン基板
５１の一部が露出していると、多結晶シリコン膜のエッ
チング工程によって、その露出部分もエッチングされて
しまう。

【００１３】このような問題を解決するためには、フィ
ールド酸化膜５２の活性領域側の端部の薄い部分が露出
しないように、浮遊ゲート５４（多結晶シリコン膜６４
ｂ）とフィールド酸化膜５２とが、十分に広い幅でオー
バーラップするようにする必要がある。このオーバラッ
プの量を増加させることは、図３０において、多結晶シ
リコン膜６４ｂの幅（制御ゲート５６の延びる方向に沿
って計測した長さ）を総体的に広くすることに対応して
いる。

【００１４】フィールド酸化膜５２の図３２の左右方向
の一方側の端部が、図３４に示すように、シリコン基板
５１との界面に於て平坦な斜面を有する形状であり、フ
ィールド酸化膜５２を構成する酸化膜の膜厚分布を表す
角度θが４５度で、浮遊ゲート５４の膜厚ｔ２が１５０
ｎｍの場合、浮遊ゲート５４（多結晶シリコン膜６４
ｂ）とフィールド酸化膜５２とのオーバーラップ量Ｌ１
は最小でも１５０ｎｍ必要となる。その結果、この様な
オーバーラップ量Ｌ１が必要でない場合に比べ、メモリ
セル５０に於ける図３２の左右方向の長さであるメモリ
セル５０の幅は、少なくとも３００ｎｍ大きくなる。

【００１５】また、浮遊ゲート５４は一部の例外を除
き、メモリセルアレイ５０内にのみ存在するため、メモ
リセルアレイ内は、メモリセルアレイの周辺回路部に比
べ、少なくとも浮遊ゲート５４と制御ゲート５６分だけ
高くなる。従って、メモリセルアレイと周辺とを接続す
るメタル配線は、メモリセルアレイと周辺部との境界に
生じる上記高低段差を乗り越えて形成される。これによ
り、フォトマスクの露光などのフォト工程に於いて、該
高低段差分だけ余分なフォーカスマージンが必要とな
る。このフォーカスマージンをできるだけ小さくするた
めには、浮遊ゲート５４と制御ゲート５６との膜厚をで
きるだけ薄くする必要がある。

【００１６】浮遊ゲート５４と制御ゲート５６との膜厚
が薄くなければ、例として該メタル配線を形成するため
のフォトマスクを用いて、シリコン基板５１上に露光す
る場合、メモリセル上に合焦させると、周辺部に於いて
は非合焦状態となる。従って、メタル配線の線幅が増大
したり、ばらついたりして、メタル配線の線幅を設計ど
おりに形成できず、不良品を生じることになる。

【００１７】以上の問題点を解消しようとすると、浮遊
ゲート５４を構成する多結晶シリコン膜を薄く形成すれ
ば良い。しかし、トンネル酸化膜５３上に、膜厚が４０
〜５０ｎｍの薄くかつ均一膜厚の多結晶シリコン膜を成
長させることは非常に困難である。このような薄い膜厚
の多結晶シリコン膜を成膜すると、局所的に薄い部分が
生じやすく、微視的にみると凹凸が大きい。従って、こ
のように微視的にみた場合に凹凸のある多結晶シリコン
膜に、不純物拡散を行うことも非常に困難である。なぜ
なら、イオン注入技術を利用する場合に、注入されたイ
オンが局所的に多結晶シリコン膜を通過して、その下の
トンネル酸化膜５３に到達し、該トンネル酸化膜５３に
ダメージを発生させ、電気的絶縁性能に関する信頼性を
劣化させるからである。前記多結晶シリコン膜にＰＯＣ
ｌ₃による拡散を行う場合にも、該多結晶シリコン膜に
於いて、局所的にリン濃度が高くなり、トンネル酸化膜
５３の前記信頼性が劣化する。

【００１８】浮遊ゲート５４を構成するシリコン膜の作
製方法として、前記多結晶シリコン膜の他に非晶質シリ
コン膜を利用する方法が知られている。特開平１−１３
７７１号公報に於いて、非晶質シリコン膜を堆積した
後、熱処理により種領域から結晶化を進め、浮遊ゲート
を単結晶シリコン膜で形成する方法が述べられている。
しかし、この従来技術に於いて、浮遊ゲートの厚さ、ド
ーピングの有無等は記載されていない。

【００１９】また、特開平１−１２９４６５号公報に於
いて、浮遊ゲートを多結晶シリコン膜と非晶質シリコン
膜の２層構造で構成する方法が述べられている。この従
来技術に於いて、非晶質シリコン膜の厚さは数１０ｎｍ
であり、多結晶シリコン膜は非晶質シリコン膜以上の膜
厚を有している。また、２層構造を形成後、リンを熱拡
散している。

【００２０】特開平２−３１４６７号公報に於いて、浮
遊ゲートをノンドープの多結晶シリコン膜で構成する方
法が述べられている。しかしこの従来技術に於いて、多
結晶シリコン膜の膜厚が２５０ｎｍと厚いため、浮遊ゲ
ートでの電圧降下が大きく、メモリセルへの書き込み、
消去に必要な電圧が大きくなる。この従来技術で述べら
れている様にして多結晶シリコン膜を酸化して粒成長さ
せたとしても、以下の問題点が生じる。

【００２１】多結晶シリコン膜内に於いて平均的に１０
¹⁷〜１０¹⁸／ｃｍ³の粒界準位または結晶欠陥準位が存
在するため、例えば浮遊ゲート表面に３ＭＶ／ｃｍ程度
の弱い電界が印加された場合でも、浮遊ゲート表面に６
０ｎｍ以上の層厚に亘る空欠層が生じ、数Ｖ以上の電圧
降下が発生することになる。該電圧降下だけ余分な電圧
を制御ゲートに印加しなければならない。従って、この
様な厚いノンドープ多結晶シリコン膜を、フラッシュメ
モリやＥＰＰＲＯＭ等の浮遊ゲートに使用するのは、周
辺回路の電源部の構成を増大させ、また、消費電力が増
大する等の点で新たな問題点を発生させる。また、仮
に、ノンドープの単結晶シリコン膜で浮遊ゲートを構成
した場合に、浮遊ゲート全体が空欠乏化し、上記例では
約２５Ｖの電位降下が生じることになる。

【００２２】本発明は、上記問題点を解決するためにな
されたものであり、その目的とするところは、信頼性が
向上し、微細化に適し、しかも製造が容易な不揮発性メ
モリセル及びその製造方法を提供することにある。

【００２３】

【課題を解決するための手段】本発明の不揮発性メモリ
セルは、半導体基板と、該半導体基板中に形成されたソ
ース領域及びドレイン領域と、該半導体基板上に形成さ
れている第１絶縁膜と、該第１絶縁膜上に形成されてい
る浮遊ゲートと、該浮遊ゲート上に形成されている第２
絶縁膜と、該第２絶縁膜上に形成されている制御ゲート
と、を備える不揮発性メモリセルであって、該浮遊ゲー
トは、非晶質シリコン膜から結晶化された多結晶シリコ
ン膜から形成されており、しかも、メモリ動作時に誘電
体とみなされるように、該多結晶シリコン薄膜の不純物
濃度が１×１０ ¹⁹ ／ｃｍ ³ 以下のノンドープ多結晶シリ
コン薄膜であり、そのことにより上記目的が達成され
る。

【００２４】

【００２５】

【００２６】

【００２７】好ましくは、前記浮遊ゲートの厚さは３３
ｎｍ以下である。

【００２８】さらに好ましくは、前記浮遊ゲートの厚さ
は３ｎｍから１５ｎｍまでの範囲にある。

【００２９】ある実施態様では、前記第２絶縁膜は、前
記多結晶シリコン膜の表面に形成された酸化膜である。

【００３０】ある実施態様では、前記第２絶縁膜は窒化
膜を含んでいる。

【００３１】本発明の不揮発性メモリセルの製造方法
は、半導体基板上に第１絶縁膜を形成する工程と、該第
１絶縁膜上に浮遊ゲートを形成する工程と、該浮遊ゲー
ト上に第２絶縁膜を形成する工程と、該第２絶縁膜上に
制御ゲート形成する工程とを包含する不揮発性メモリセ
ルの製造方法であって、該浮遊ゲートを形成する工程
は、該第１絶縁膜上に非晶質シリコン膜を堆積する工程
と、該非晶質シリコン膜をアニールにより再結晶化し、
メモリ動作時に誘電体とみなされるように、不純物濃度
が１×１０ ¹⁹ ／ｃｍ ³ 以下のノンドープ多結晶シリコン
膜を形成する工程と、該多晶質シリコン膜から該浮遊ゲ
ートを形成する工程と、を包含しており、そのことによ
り上記目的が達成される。

【００３２】ある実施態様では、前記多結晶シリコン膜
から前記浮遊ゲートを形成する工程は、該多結晶シリコ
ン膜上に耐酸化膜を堆積する工程と、該耐酸化膜を所定
形状にパターニングする工程と、該パターニングされた
耐酸化膜をマスクとして、該多結晶シリコン膜の一部を
選択的に酸化する工程とを包含している。

【００３３】好ましくは、前記アニールは、第１の所定
温度に実行する第１アニール工程と、該第１の所定温度
よりも高い第２の所定温度にて実行する第２アニール工
程を包含している。

【００３４】

【作用】本発明による不揮発性メモリセル素子の浮遊ゲ
ートの厚さは、従来になく薄い。このような薄い浮遊ゲ
ートは、非晶質シリコン薄膜を固相成長によって多結晶
化することにより形成され得る。本発明により形成され
たシリコン薄膜は、微視的なエリアにおいても、高い膜
厚均一性をしめす。このため、本発明によれば、極めて
薄い多結晶シリコン膜（具体的には５５ｎｍ以下の多結
晶シリコン膜）を、浮遊ゲートに使用することができ
る。

【００３５】浮遊ゲートの極薄膜化により、第２絶縁膜
加工時の素子分離絶縁膜のエッチング量が低減できる。
これにより、該浮遊ゲートと、半導体基板中のフィール
ド酸化膜とのオーバーラップ量を減少することができ、
不揮発性メモリの微細化が容易となる。また、浮遊ゲー
トの膜厚が低減されることにより、露光時のフォーカス
マージンが増加し、製造が容易となり、かつ製造上の歩
留りが向上する。

【００３６】更に前記多結晶シリコン膜は、膜厚方向に
関して単一の結晶粒に近く、熱酸化によって耐圧の良好
な酸化膜を形成する。従って、浮遊ゲートと制御ゲート
との間の第１絶縁膜を、浮遊ゲートを熱酸化して形成す
ることも可能である。これにより、従来の絶縁膜として
用いられているＯＮＯ膜（ＳｉＯ₂／ＳｉＮ／ＳｉＯ₂）
による場合に困難である薄膜絶縁膜の形成が可能とな
る。ＯＮＯ膜を薄くすることが困難な理由は、ＳｉＮの
膜質がＳｉＯ₂の膜質より劣るためであり、厚さはせい
ぜい１３ｎｍまでしか薄膜化されない。

【００３７】また、上記浮遊ゲートを超薄膜で構成すれ
ば、該超薄膜がノンドープ膜であっても電圧ロスは少な
く、薄膜多結晶シリコン膜への不純物拡散工程が省略で
き、製造が容易となる。

【００３８】また、選択酸化法によって浮遊ゲートのパ
ターン形成を行うことによって、第１絶縁膜のエッチン
グを、浮遊ゲートの段差上で行う必要が無くなり、フィ
ールド酸化膜と浮遊ゲートとのオーバーラップ量を大幅
に減少することができる。

【００３９】

【実施例】以下に、本発明を実施例について説明する。

【００４０】（実施例１）図１から図３を参照しなが
ら、本発明による不揮発性メモリセルを、フラッシュメ
モリを例にとって、以下に説明する。

【００４１】なお、図１は本不揮発性メモリセルＭＣの
平面図であり、図２は図１の切断面線Ｘ２−Ｘ２から見
た断面図であり、図３は図１の切断面線Ｘ３−Ｘ３から
見た断面図である。

【００４２】フラッシュメモリは多数のメモリセルを備
えているが、簡単化のために、これらの図面には一つの
メモリセルＭＣが示されている。図示されている制御ゲ
ート６は、複数のメモリセルの制御ゲートとして機能す
る。一方、浮遊ゲート４は、メモリセル毎に分離されて
おり、電気的に浮遊状態にある。

【００４３】シリコン基板１の表面は、複数の活性領域
と、各活性領域を相互分離するための素子分離領域とに
分けられている。シリコン基板１の素子分離領域には、
図３に示されるように、フィールド酸化膜（ＬＯＣＯＳ
膜）２が形成されている。本実施例では、表面の段差を
低減する目的で、リセス型のＬＯＣＯＳ膜２が使用され
ている。一方、シリコン基板１の活性領域１ａには、図
２に示されるように、ソース領域１０及びドレイン領域
１１が設けられている。シリコン基板１の活性領域１ａ
上には、ＳｉＯ₂からなるトンネル酸化膜（第１絶縁
膜）３、浮遊ゲート４、ＯＮＯ絶縁膜（第２絶縁膜）
５、及び制御ゲート６が、この順番で積層されている。
制御ゲート６は、下層としてＮ⁺多結晶シリコン膜７を
含み、上層としてＷＳｉ_x膜８を含むポリサイド構造を
有している。

【００４４】ＮＯＲ型のフラッシュメモリにおいては、
メモリセルＭＣのドレイン領域１１に、複数のメモリセ
ルＭＣの共通配線であるビット線（図示せず）が接続さ
れる。また、ソース領域１０は、それ自体が拡散層配線
として制御ゲート６の延びる方向に平行に延び、複数の
メモリセルＭＣ間の共通配線（共有ソース領域）とな
る。

【００４５】本実施例のメモリセルのもつ重要な特徴の
一つは、浮遊ゲート４が極めて薄い多結晶シリコン膜か
ら形成されている点にある。このことから、後に詳述す
るよう種々の効果が得られる。なお、本実施例では、浮
遊ゲート４となる多結晶シリコン膜は、まず、図１の左
右方向に延びた形状（破線にて示されている）に加工さ
れ、多結晶シリコン膜１４ｂになる。多結晶シリコン膜
１４ｂの幅Ｗは、多結晶シリコン膜１４ｂがシリコン基
板１の活性領域１ａを完全に覆い、かつ、フィールド酸
化膜２の一部を覆うように設定される。その後、この多
結晶シリコン膜１４ｂの一部は、ポリサイド膜をパター
ニングして制御ゲート６を形成する時にエッチングさ
れ、浮遊ゲート４となる。その結果、浮遊ゲート４は、
図１に示す多結晶シリコン膜１４ａと制御ゲート６との
重畳部分のみに形成される。こうして、浮遊ゲート４の
位置及び形状は、図２に示されるように、制御ゲート６
に自己整合する。

【００４６】次に、図４〜図１３を参照しながら、本メ
モリセルＭＣの製造方法を以下に説明する。図４（ａ）
〜図１３（ａ）は、図１の切断面線Ｘ２−Ｘ２に相当す
る位置で切断した断面図であり、図４（ｂ）〜図１３
（ｂ）は、図１の切断面線Ｘ３−Ｘ３に相当する部分の
断面図である。図１０（ｃ）、及び図１１（ｃ）は、メ
モリセルＭＣの周辺回路部の断面図であり、図１２
（ｃ）は、図１の切断面線Ｘｃ−Ｘｃから見た断面図で
ある。図１４は本実施例の製造工程を示す工程図であ
る。

【００４７】まず、図４（ａ）及び同図（ｂ）に示すよ
うに、Ｐ型シリコン基板１の表面の素子分離領域に、選
択的にフィールド酸化膜（ＬＯＣＯＳ膜）２を形成する
（工程ａ１）。次に、図５（ａ）及び同図（ｂ）に示す
ように、シリコン基板１上にトンネル酸化膜３を形成し
た（工程ａ２）後、トンネル酸化膜３上に非結晶シリコ
ン膜１２を堆積する（工程ａ３）。トンネル酸化膜３
は、例えば、シリコン基板１の露出表面を熱酸化するこ
とにより形成される。トンネル酸化膜３の膜厚ｔ１１は
８〜１２ｎｍ程度が良く、本実施例では１０ｎｍであ
る。

【００４８】非結晶シリコン膜１２の膜厚ｔ１２は１０
〜４０ｎｍ程度が良く、本実施例では３２ｎｍとした。
非結晶シリコン膜１２は、膜厚ｔ１２と同程度の微視的
エリアに於いて、均一な厚さを有する膜である必要があ
る。このため、本実施例では、以下に述べるような方法
により、この非結晶シリコン膜１２を形成した。具体的
には、シラン（ＳｉＨ₄）を原料ガスとする減圧ＣＶＤ
法を用いて、５５０℃程度の温度で、ノンドープの非結
晶シリコン膜１２を成長させる。あるいは、ジシラン
（Ｓｉ₂Ｈ₆）を原料ガスとする減圧ＣＶＤ法を用いて、
５００℃程度の温度で、非結晶シリコン膜１２を形成し
てもよい。このようにして堆積した非晶質シリコン膜１
２は、上記条件を満足することが確認されている。

【００４９】次に、図６（ａ）及び同図（ｂ）に示すよ
うに、非結晶シリコン膜１２の上に膜厚ｔ１３が１５ｎ
ｍ程度の酸化膜１３をＣＶＤ法で形成した（工程ａ４）
後、非結晶シリコン膜１２に対して、ヒ素イオンを注入
する（工程ａ５）。注入エネルギーは、ヒ素イオンがト
ンネル酸化膜３に達しないように設定し、注入量は後述
する浮遊ゲート４の完成時の平均濃度が３×１０¹⁹〜３
×１０²⁰／ｃｍ³程度になる様に設定する。本実施例に
於いて、注入エネルギーを２０ｋｅＶ、注入量を３×１
０¹⁴／ｃｍ²でとした。このイオン注入は、制御ゲート
６への電圧印加時に、浮遊ゲート４に発生する空乏層を
薄くし、浮遊ゲート４での電圧降下を少なくするために
行う。注入不純物は、リン、ボロンでも良い。

【００５０】次に、酸化膜１３をＨＦ水溶液でエッチン
グする（工程ａ６）。酸化膜１３は、上記イオン注入に
際して、イオンの注入深さを所望の範囲に収める機能を
有するものであり、イオン注入後は不要である。

【００５１】次に、熱処理（アニール）により非結晶シ
リコン膜１２を結晶化し、図７（ａ）及び同図（ｂ）に
示すように、多結晶シリコン膜１４ａを得る。より具体
的には、まず窒素雰囲気中で６００℃、２４時間の第１
熱処理を行い、非晶質シリコン膜１２を固相成長させる
（工程ａ７）。次いで、９００℃で更に熱処理する第２
熱処理を行う（工程ａ８）。第１熱処理工程の温度は５
５０℃〜６５０℃程度でも良い。第２熱処理工程は、窒
素雰囲気中でも良いし、微量の酸素を添加した窒素雰囲
気でも良く、温度は８００℃から１０００℃でも良い。
これらの熱処理により、多結晶シリコン膜１４ａが形成
される。なお、第２熱処理工程を酸素雰囲気中で行う場
合は、５〜２０ｎｍ程度の膜厚の酸化膜が多結晶シリコ
ン膜１４ａの表面に形成されるので、その酸化膜は、最
終的にＨＦ水溶液等でエッチング除去される。

【００５２】なお、多結晶化のための熱処理の前に、酸
化膜１３を除去する必要は無く、熱処理の後に、酸化膜
１３を除去してもよい。また、浮遊ゲート４への不純物
ドーピングを行うために、非晶質シリコン膜１２へのイ
オン注入を行うことは一例であり、非晶質シリコン膜１
２の結晶化のための熱処理後、ＰＳＧ（Ｐｈｏｓｐｈｏ
ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ：リンガラス）、ＢＳＧ
（Ｂｏｒｏｓｉｌｉｃａｔｅ−Ｇｌａｓｓ：ホウ素ガラ
ス）等を多結晶シリコン膜１４ａ上に堆積し、熱処理を
行って、前記ＰＳＧ、ＢＳＧ等のリンあるいはボロンを
多結晶シリコン膜１４ａへ拡散しても良い。

【００５３】次に、図８（ａ）及び同図（ｂ）に示すよ
うに、多結晶シリコン膜１４ａをパターニングして、多
結晶シリコン膜１４ｂを得る（工程ａ９）。このパター
ニングは、公知のリソグラフィ技術及びエッチング技術
により行えばよい。多結晶シリコン膜１４ｂは、最終的
には、膜厚ｔ１４（例として３０ｎｍ）の浮遊ゲート４
となる。

【００５４】多結晶シリコン膜１４ｂの表面を熱酸化
し、それによって、多結晶シリコン膜１４ｂの表面に約
５ｎｍの第１酸化膜を成長させた後、その上に、シリコ
ン窒化膜（厚さ：１０ｎｍ）をＬＰＣＶＤ法により堆積
し、更に、第２酸化膜（ＨＴＯと通称される）をＬＰＣ
ＶＤ法により５ｎｍ堆積する（工程ａ１０）。これによ
り、図９（ａ）及び同図（ｂ）に示すように、多結晶シ
リコン膜１４ｂ上に膜厚ｔ１５（例として、２０ｎｍ）
のＯＮＯ絶縁膜（３層構造を有する）５が形成される。
本実施例では、ＯＮＯ絶縁膜５のシリコン窒化膜及び第
２酸化膜は、ＣＶＤ法によりシリコン基板１上の全面を
覆うように形成されるが、第１酸化膜は、熱酸化法によ
り多結晶シリコン膜１４ｂ上に選択的に形成される。し
かし、簡単化のため、図面においては、ＯＮＯ絶縁膜５
の全体がシリコン基板１の全面を覆うように記載されて
いる。

【００５５】ＯＮＯ絶縁膜５を構成する第１酸化膜は、
ＨＴＯから形成されても良い。多結晶シリコン膜１４ｂ
の酸化により第１酸化膜を形成する場合は、極めて薄い
第１酸化膜を制御性よく形成するために、ドライ酸化法
を使用することが好ましい。ＯＮＯ絶縁膜５を構成する
シリコン窒化膜は、ＳｉＣｌ₂Ｈ₂とＮＨ₃を原料ガスと
して、６００℃〜８００℃程度の温度で形成され得る。
ＯＮＯ絶縁膜５を構成する第２酸化膜は、ＳｉＨ₄とＮ₂
Ｏを原料ガスとして、７００℃〜９００℃で生成され得
る。原料ガスはＳｉＣｌ₂Ｈ₂とＮ₂Ｏでも良い。

【００５６】なお、ＯＮＯ絶縁膜５のかわりに、１層の
熱酸化膜からなる絶縁膜を用いても良い。ＯＮＯ絶縁膜
５のかわりに、１層の熱酸化膜からなる絶縁膜を用いる
場合については、実施例４において詳述する。

【００５７】本実施例では、メモリセルアレイの周辺回
路部に形成されるべきトランジスタも、不揮発性メモリ
セルの製造工程に伴って形成される。ＯＮＯ絶縁膜５を
形成した直後の段階で、周辺回路部のトランジスタのゲ
ート酸化膜３２ｂ（図１１（ｃ））を形成するために、
図１０（ａ）、同図（ｂ）に示すように、メモリセルＭ
Ｃを覆うレジストパターン１５を形成する（工程ａ１
１）。このレジストパターン１５は、図１０（ｃ）に示
されるように、周辺回路部の活性領域１ａ上に開口部１
５ａを有する。次に、ＯＮＯ絶縁膜５のうち開口部１５
ａによって露出する部分を選択的にエッチング除去し、
周辺回路部の活性領域１ａを露出させる（工程ａ１
２）。レジストパターン１５を除去した後、周辺回路部
の活性領域１ａの表面を熱酸化し、ゲート酸化膜３２ｂ
（図１１（ｃ））を形成する（工程ａ１３）。この熱酸
化により、ＯＮＯ絶縁膜５の膜厚は若干厚くなる。最終
的なＯＮＯ絶縁膜５の酸化膜換算膜厚は、１６ｎｍであ
る。

【００５８】次いで、図１１（ａ）、同図（ｂ）及び
（ｃ）に示すように、Ｎ⁺多結晶シリコン膜７とＷＳｉ_x
膜８とを順次形成し、ポリサイド構造を得る（工程ａ１
４）。この後、図１２（ａ）及び同図（ｂ）に示すよう
に、ＷＳｉ_x膜８及びＮ⁺多結晶シリコン膜７を順次パタ
ーニングして制御ゲート６を得る（工程ａ１５）。引き
続いて、ＯＮＯ絶縁膜５のエッチングが行われる。前述
のように、多結晶シリコン膜１４ｂの側面に位置するＯ
ＮＯ絶縁膜５を完全に除去するためには、多結晶シリコ
ン膜１４ｂの厚さ（浮遊ゲート４の厚さ）とＯＮＯ絶縁
膜５の厚さとの総和の厚さを有するＯＮＯ絶縁膜をエッ
チングするに足る時間をかけて、エッチングを行う。こ
のＯＮＯ絶縁膜５のエッチングのためのエッチングガス
は、フィールド酸化膜２に使用される材料（ＳｉＯ₂）
をもエッチングする。このため、多結晶シリコン膜１４
ｂに覆われていない領域におけるフィールド酸化膜２の
上部が、ＯＮＯ絶縁膜５のエッチング工程中にエッチン
グされてしまう。特に、周辺回路部では、図１０（ｃ）
に示されるように、多結晶シリコン膜１４ｂは存在しな
いため、ポリサイドのエツチング及び平坦部におけるＯ
ＮＯ絶縁膜５のエッチングが完了した後、フィールド酸
化膜２が露出し、その後、フィールド酸化膜２のエッチ
ングが進行することになる。ただし、本発明によれば、
多結晶シリコン膜１４ａが極めて薄いため、フィールド
酸化膜のエッチングは著しく低減される。ＯＮＯ絶縁膜
５のエッチングに引き続いて、多結晶シリコン膜１４ｂ
のエッチングが行われる。この多結晶シリコン膜１４ｂ
のエッチングにより、浮遊ゲート４の形成が完了する。
浮遊ゲート４の形成が完了したとき、活性領域１ａのう
ちソース領域１０及びドレイン領域１１が形成されるべ
き部分が実質的に露出する。図１２（ｃ）は、図１の
切断面線Ｘｃ−Ｘｃに相当する切断位置の断面図であ
る。図１２（ｃ）に示されるように、主にＯＮＯ絶縁膜
５のエッチング処理によって、フィールド酸化膜２に深
さｄ１の凹所１７が生じる。凹所１７の深さｄ１は、浮
遊ゲート４の膜厚ｔ１４とＯＮＯ絶縁膜５のオーバエッ
チング分との総和に相当するが、本実施例によれば、浮
遊ゲート４の膜厚ｔ１４が３０ｎｍ程度しかないため、
凹所１７の深さｄ１は、せいぜい５０ｎｍ程度に抑えら
れる。このため、フィールド酸化膜２と浮遊ゲート４と
の間の図１２（ｃ）に示すオーバーラップ量Ｌ１は、高
々４０ｎｍ程度あれば良い。従って、浮遊ゲート４の前
記フィールド酸化膜２に対するアライメントマージンを
１５０ｎｍとすると、浮遊ゲート４のパターン設計時の
オーバーラップマージンは、高々２００ｎｍで良いこと
になる。このため、サイズの縮小された不揮発性メモリ
セルの提供が可能となる。

【００５９】次に、公知の方法を用いて、図１３（ａ）
及び同図（ｂ）に示すように、ソース領域１０及びドレ
イン領域１１を形成する（工程ａ１６）。

【００６０】以上の製造工程を経て形成されたメモリセ
ルＭＣを有するフラッシュメモリは、コントールゲート
６／ＯＮＯ絶縁膜（膜厚ｔ１５が約２１ｎｍ）５／浮遊
ゲート（膜厚ｔ１４が約３０ｎｍ）４／トンネル酸化膜
（膜厚ｔ１１が１０ｎｍ）３の積層構造を有している。

【００６１】本実施例によれば、ナノメートルオーダの
凹凸しか有しない、膜厚均一性の優れた極薄非晶質シリ
コン膜１２を堆積した後、その非晶質シリコン膜１２を
多結晶化する。これにより、極薄の多結晶シリコン膜１
４を安定して形成することが可能となる。これにより、
浮遊ゲート４の膜厚ｔ１４を４０ｎｍ以下にすることが
可能となる。従って、ＯＮＯ絶縁膜５のエッチング工程
中に発生するフィールド酸化膜２のエッチングの程度
は、５０ｎｍ以下になり、浮遊ゲート４とフィールド酸
化膜２とのオーバーラップマージンは、従来の３００ｎ
ｍから約２００ｎｍ以下に減少した。

【００６２】本フラッシュメモリにおいて、浮遊ゲート
４は、メモリセルアレイ内に存在するため、フラッシュ
メモリのメモリセルアレイ外の周辺回路部に比べ、メモ
リセルアレイ内は少なくとも浮遊ゲート４と制御ゲート
６との膜厚の総和分だけシリコン基板１の表面から高く
なる。メモリセルアレイ部と周辺回路部とを接続するメ
タル配線は、メモリセルアレイと周辺回路部との境界に
生じる上記高低段差を乗り越えて形成される。本実施例
に於いては、浮遊ゲート４によるメモリセルアレイ部と
周辺回路部との段差が、従来技術における対応する段差
部の高低差より１００ｎｍ程度低減できるため、フォト
リソグラフィ工程の露光に際して、フォーカス深度が改
善された。これにより、本フラッシュメモリにおけるメ
モリセルアレイ部と周辺回路部とに亘るメタル配線を形
成する際に、メモリセルアレイ部と周辺回路部とに於
て、ほぼ同一の合焦状態で露光を行うことができので、
断線や短絡の無いメタル配線を容易に形成することがで
きる。これにより、本実施例のフラッシュメモリの信頼
性が格段に向上される。

【００６３】以上のことにより、本実施例のメモリセル
の信頼性は向上され、しかも、前記オーバーラップマー
ジンを減少させることにより、高集積化に適した不揮発
性メモリセルを提供することができる。しかも、このよ
うなメモリセルを製造するに際して、メモリセル部と周
辺回路部との前記段差の高低差を従来技術よりも格段に
削減することが出来たので、メタル配線のためのフォト
プロセスによる製造工程を格段に簡略化することができ
る。

【００６４】（実施例２）本発明による他の不揮発性メ
モリセルを以下に説明する。

【００６５】本実施例のメモリセルの構造は、図１から
図３に示すメモリセルの構造との基本的には同一であ
る。両者の相違点は、本実施例のメモリセルが、「ノン
ドープ多結晶シリコン膜」から形成された薄い浮遊ゲー
ト（厚さ：約１０ｎｍ）４を備えている点にある。本明
細書において、「ノンドープ多結晶シリコン膜」という
言葉は、不純物ドーピングが積極的に行われなかった多
結晶シリコン膜を指し示すこととする。このように、
「ノンドープ多結晶シリコン膜」を浮遊ゲート４をとし
て採用することにより、前述の実施例の不揮発性メモリ
セルとは、全く異質の効果が発揮される。

【００６６】多結晶シリコン膜が１×１０¹⁹／ｃｍ³以
下の不純物を含んでいるとしても、多結晶シリコン膜中
の不純物はキャリア供給源（ドナーまたはアクセプタ）
として十分に機能しない。その理由は、多結晶シリコン
膜は多数の粒界を有しているため、不純物キャリアの大
部分がその粒界の界面準位にトラップされるためであ
る。従って、浮遊ゲートとして、ノンドープ多結晶シリ
コン膜の代わりに、１×１０¹⁹／ｃｍ³以下の不純物を
含んでいる多結晶シリコン膜を用いても同様の効果を得
ることができる。この効果について、以下に説明する。

【００６７】浮遊ゲート４には不純物が実質的にドープ
されていないため、メモリセルの動作時には、浮遊ゲー
ト４全体に空乏層が広がり、浮遊ゲート４を全体として
誘電体とみなすことができる。Ｓｉの比誘電率（約１
２）は、酸化膜（ＳｉＯ₂）の比誘電率の３倍であるた
め、浮遊ゲート（厚さ：約１０ｎｍ）４を誘電体とみな
した場合、浮遊ゲート４の酸化膜換算膜厚は３．３ｎｍ
程度となる。

【００６８】また、浮遊ゲート４の抵抗が高いため、浮
遊ゲート４の横方向に電位勾配が生じ得る。より詳細に
は、浮遊ゲート４のうち、ソース領域の上方に位置する
部分の（ドレインに対する）電位Ｖｆｓと、ドレイン領
域の上方に位置する部分の（ドレインに対する）電位Ｖ
ｆｄとの間に差異が生じ得る。

【００６９】プログラム時の速度は、ドレインに対する
浮遊ゲートの電位が大きいほど、早くなる。従来の不揮
発性メモリセルの場合、浮遊ゲート４の電位Ｖｆｃは、
ソース領域の電位の影響を強く受け、しかも、浮遊ゲー
ト４の全体を通じて横方向に同じ大きさの電位を有して
いた。本実施例では、浮遊ゲート４が抵抗性を持つため
に、以下のような関係が得られる。

【００７０】電位Ｖｆｄ＞電位Ｖｆｃ＞電位Ｖ
ｆｓこの結果、本実施例のメモリセルについてのプログラム
速度は、従来のものより２倍程度早くなる。

【００７１】次に、制御ゲート６とシリコン基板１との
間に形成される容量を検討する。制御ゲート６とシリコ
ン基板１との間に形成される容量の大きさは、（他の要
因を固定した場合）制御ゲート６とシリコン基板１との
間に位置する誘電体の酸化膜換算厚さに依存する。この
誘電体の酸化膜換算厚さが薄いほど、容量の大きさは大
きくなる。本実施例のＯＮＯ絶縁膜５の膜厚ｔ１５は１
６ｎｍであるので、制御ゲート６とトンネル酸化膜３と
の間に位置する誘電体の総厚さは、酸化膜換算膜厚で、
約１９ｎｍとなる。この酸化膜換算厚さは、従来使用さ
れているＯＮＯ絶縁膜の酸化膜換算膜厚と大差ない。こ
のため、本実施例のメモリセルと従来のメモリセルとを
比較した場合、シリコン基板１と制御ゲート６との間に
形成される容量の大きさに大差はない。

【００７２】しかしながら、浮遊ゲート４の厚さを大き
くすると、浮遊ゲート４の酸化膜換算厚さが増加するた
め、前記容量の大きさが増加するという問題が生じ得
る。このため、ノンドープ多結晶シリコン膜から浮遊ゲ
ート４を形成する本実施例のメモリセルにおいては、容
量の観点から、浮遊ゲート４は薄いほど好ましいといえ
る。ただし、浮遊ゲート４が約３ｎｍよりも薄くなる
と、電荷を十分に蓄積することができないので、浮遊ゲ
ート４の厚さは、最小でも、３ｎｍ以上であることが必
要である。

【００７３】他方、制御ゲート６とシリコン基板１との
間に形成される容量の大きさを大きくするためには、浮
遊ゲート４と制御ゲート６との間の絶縁膜の酸化膜換算
厚さを低減すればよい。浮遊ゲート４と制御ゲート６と
の間の絶縁膜は、電荷の移動を阻止するに足る最小限界
厚さ以上の厚さを有している必要がある。その最小限界
厚さは、絶縁膜の材料及び構造に依存する。ＳｉＯ₂膜
の最小限界膜厚は、例えば約６から８ｎｍである。一
方、ＯＮＯ絶縁膜の最小限界膜厚は、例えば約１２から
１８ｎｍ（酸化膜換算膜厚、比較的緩い限界）である。
従って、容量増加のためには、ＯＮＯ絶縁膜よりも単一
層のＳｉＯ₂膜を採用することが好ましいことがわか
る。もし、ＯＮＯ絶縁膜５に代えて、単一層のＳｉＯ₂
膜を採用すれば、酸化膜厚に換算して、例えば、１２ｎ
ｍ（＝１８ｎｍ−６ｎｍ）の厚さだけ、誘電体膜の総厚
を減少させることができ、その分だけ、容量を増加させ
ることができる。

【００７４】本実施例のメモリセルにおいては、仮に、
ＯＮＯ絶縁膜５に代えて、単一層のＳｉＯ₂膜を採用す
ることにより、酸化膜厚に換算して、例えば、１２ｎｍ
（＝１８ｎｍ−６ｎｍ）の厚さだけ、誘電体膜の総厚を
減少させても、浮遊ゲート４のもつ酸化膜換算厚さの分
だけ、誘電体膜の総厚が増加してしまう。このため、こ
の１２ｎｍに相当する酸化膜換算厚さを持つ浮遊ゲート
４を用いることは、容量に観点から、好ましくない。従
って、ノンドープ多結晶シリコン膜から浮遊ゲート４を
形成する場合は、浮遊ゲート４の厚さを３３ｎｍ以下に
することが好ましい。そのようにすれば、たとえ、ＯＮ
Ｏ絶縁膜５に代えて、単一層のＳｉＯ₂膜を採用して
も、必要な容量が維持されるからである。

【００７５】より好ましい浮遊ゲート４の厚さは、１５
ｎｍ以下である。浮遊ゲート４の厚さが１５ｎｍ以下な
らば、ＯＮＯ絶縁膜５を用いても、あるいは単一層のＳ
ｉＯ₂膜を用いても、従来例より大きな容量が得られる
ことが確認されている。

【００７６】以下、図１５を参照しながら、本実施例の
メモリセルの製造方法を説明する。図１５は、本実施例
のフラッシュメモリのメモリセルの製造工程を説明する
工程図である。製造工程を示すメモリセルの断面図等
は、前記第１実施例で参照した図４〜図１３を必要に応
じて参照する。

【００７７】図１５に示される工程ｂ１〜ｂ３は、前記
第１実施例の工程ａ１〜ａ３と実質的に同一である。た
だ、本実施例に於いては、非晶質シリコン膜１２の膜厚
ｔ１２を１２．５ｎｍとした。

【００７８】また、非晶質シリコン膜１２に対しては、
ヒ素イオン注入、または、ＰＳＧもしくはＢＳＧを用い
る熱拡散等の不純物拡散は、全く行わなかった。即ち、
図６で示される工程ａ４〜ａ６は、省略される。

【００７９】非晶質シリコン膜１２の堆積後、非晶質シ
リコン膜１２に第１及び第２熱処理を加え（工程ｂ６、
ｂ７）、それによって、非晶質シリコン膜１２を結晶化
し、多結晶シリコン膜１４を得る。浮遊ゲート４のパタ
ーンを形成した（工程ｂ８）後に行う工程ｂ９〜ｂ１５
は、第１の実施例について説明した工程ａ１０〜ａ１６
と同一の工程である。

【００８０】上述の工程を経て、本実施例のメモリセル
の最終浮遊ゲート４の膜厚ｔ１４は、約１０ｎｍとなっ
た。浮遊ゲート４の膜厚ｔ１４は１０ｎｍ程度に薄膜化
されたため、制御ゲート６と浮遊ゲート４との間の絶縁
膜をエッチングする際に形成されるフィールド酸化膜２
の凹所１７の深さｄ１は、１３ｎｍ以下になることが確
認された。このため、浮遊ゲート４と前記フィールド酸
化膜とのオーバーラップマージンは、１８０ｎｍとすれ
ば足り、第１の実施例に比べても大幅に低減できた。ま
た、浮遊ゲート４により生じるセルアレイ部と周辺部の
段差は、３０ｎｍであることも確認された。

【００８１】このように、本実施例のメモリセルによれ
ば、前記第１実施例のメモリセルの効果と同様な効果を
達成できるばかりでなく、浮遊ゲート４とフィールド酸
化膜との前記オーバーラップマージンの程度を更に削減
することが出来た。また、前記セルアレイ部と周辺回路
部との境界における前述した段差の高低差を更に削減す
ることが出来た。

【００８２】また、浮遊ゲート４が高抵抗であるため、
前述したように、プログラム速度が大幅に速められ、そ
の結果、消費電力も改善された。

【００８３】（実施例３）本発明による更に他の不揮発
性メモリセルを説明する。

【００８４】図１６及び図１７は、本実施例のメモリセ
ルの製造工程の一部を説明する断面図である。本実施例
の製造工程の他の処理工程については、前記第１実施例
の図４〜図１３を適宜参照する。また、図１８は、本実
施例の製造工程を示す工程図である。図１６（ａ）及び
図１７（ａ）は、図１の切断面線Ｘ２−Ｘ２に相当する
切断位置で切断した断面図であり、図１６（ｂ）及び図
１６（ｂ）は、図１の切断面線Ｘ３−Ｘ３に相当する部
分の断面図であり、図１６（ｃ）及び図１７（ｃ）は、
メモリセルＭＣの周辺回路部の断面図である。

【００８５】本実施例の製造方法によって得られるフラ
ッシュメモリセルの構造は、前記第１実施例のメモリセ
ルＭＣとほぼ同一である。両者の主要な相違点は、本実
施例の浮遊ゲート４と制御ゲート６との間の絶縁膜（第
２絶縁膜）が、ＯＮＯ絶縁膜からではなく、単一層の酸
化膜から形成されている点にある。

【００８６】以下、図１６〜図１８を参照して、本実施
例の製造方法について説明する。本実施例において、図
１８の工程ｃ１〜ｃ６までは、前記第１実施例の工程ａ
１〜ａ６までとほぼ同一である。本実施例に於いて、非
晶質シリコン膜１２の膜厚ｔ１２を２２ｎｍとした。工
程ｃ５に於いて、ヒ素イオン注入を行った後、工程ｃ６
に於いて、酸化膜１３（図６（ａ）、（ｂ））をエッチ
ングする。工程ｃ７及びｃ８に於いて、非晶質シリコン
膜１２（図６（ａ）、（ｂ））を加熱して、多結晶シリ
コン膜を形成する。

【００８７】次に、基板１の全面に形成された多結晶シ
リコン膜をパターニングすることにより、多結晶シリコ
ン膜１４ｂを形成した（工程ｃ９）後、図１６（ａ）、
（ｂ）及び（ｃ）に示されるように、９００度の塩酸ド
ライ酸化（HCl/O₂）で１３ｎｍの酸化膜３２ａを成長さ
せる（工程ｃ１０）。酸化膜３２ａは、多結晶シリコン
膜１４ｂの表面のみならず、周辺回路部の活性領域１ａ
にも形成される。この後、図１６（ｃ）に示すように、
周辺回路部をレジストパターン１８で覆い（工程ｃ１
１）、図１６（ｂ）に示す多結晶シリコン膜１４ｂ上に
成長した酸化膜３２ａを選択的にＨＦ水溶液でエッチン
グ除去する（工程ｃ１２）。レジストパターン１８を除
去した（工程ｃ１３）後、クリーニングを行い、再度前
記酸化条件と同様の条件で７ｎｍの酸化膜を成長させる
（工程ｃ１４）。図１７（ａ）、図１７（ｂ）及び図１
７（ｃ）に示すように、多結晶シリコン膜１４ｂ及び周
辺回路部の活性領域１ａ上に、それぞれ、酸化膜５ａ及
び酸化膜３２ｂが形成される。酸化膜３２ｂは、この酸
化工程により、酸化膜３２ａが更に厚くなったものであ
る。酸化膜５ａ、３２ｂの容量を測定することによって
各酸化膜の厚さを推定すると、酸化膜５ａの膜厚ｔ１３
は１０ｎｍであり、酸化膜３２ｂの膜厚ｔ１４は１８ｎ
ｍであった。これらの値は、ＴＥＭ（透過型電子顕微
鏡）等の物理的手段で測定した値とは必ずしも一致しな
い。このようにして、浮遊ゲート４と制御ゲート６との
間の絶縁膜と、周辺回路部のトランジスタのゲート絶縁
膜とを形成した後、Ｎ⁺多結晶シリコン膜７及びＷＳｉ_x
膜８を堆積した（工程ｃ１５）。なお、工程ｃ１６に於
ける、制御ゲート６の形成工程以降の処理工程ｃ１７に
於ける処理工程は、実施例１の工程ａ１６と同一であ
る。

【００８８】本実施例のメモリセルに於いて、浮遊ゲー
ト６の膜厚ｔ１４は１０ｎｍ程度に薄膜化されたこと
が、本件発明者の計測によって確認された。前記実施例
２と同様に、絶縁膜５ａをエッチングする際に発生する
フィールド酸化膜２の凹所１７の深さｄ１は、１３ｎｍ
以下になっていることも確認された。この結果、浮遊ゲ
ート４とフィールド酸化膜２とのオーバーラップマージ
ンを１６３ｎｍとすることができ、実施例２と同様に、
従来技術と比較して大幅に低減される。浮遊ゲート４に
よるセルアレイ部と周辺回路部との境界における前記段
差は１３ｎｍであることが確認され、殆ど無視できるレ
ベルになった。

【００８９】通常の比較的に厚い多結晶シリコン膜を熱
酸化することにより酸化膜５ａを形成した場合、いわゆ
るアスペリティの発生等のため、酸化膜５ａの耐圧は一
般に低くなる。このため、酸化膜５ａを薄膜化すること
は困難であった。しかし、本発明の多結晶シリコン薄膜
１４ｂは、極めて薄く形成されているため、表面の凹凸
の程度が著しく低減されている。このような薄さの多結
晶シリコン膜の表面には、電界集中を引き起こすような
凸部及び凹部が無いため、その表面に成長した酸化膜５
ａの厚さは、各結晶粒の結晶方位によるバラツキを示す
が、そのバラツキの程度は、従来技術の膜厚バラツキと
比較して無視できる程度である。このように、本実施例
の絶縁膜５ａの膜厚均一性は高く、その耐圧も良好であ
る。

【００９０】本制御ゲート６と浮遊ゲート４との間の絶
縁膜５ａが、膜厚ｔ１３が１０ｎｍの酸化膜から形成さ
れているため、前記第２実施例に比べ、制御ゲート６と
浮遊ゲート４との間の容量が１．９倍となり、浮遊ゲー
ト４の全容量に対する制御ゲート６−浮遊ゲート４間容
量の割合であるカップリング定数が約０．５程度から
０．６以上に大きくなった。

【００９１】これにより、制御ゲート６に印加する電圧
を下げることが可能となった。また、前記第１及び第２
実施例におけるＯＮＯ絶縁膜に比べて、リテンション特
性に関して、熱酸化膜５ａはなんら遜色無く、問題はな
かった。リテンション特性とは、電荷の保持特性であ
り、リテンション特性が低いと浮遊ゲート４から電荷が
外部に移動してしまう。

【００９２】以上の本実施例に於いて、前記第１実施例
で述べた効果を達成できると共に、上述したような本実
施例に特有であって、前記各実施例を更に改善した効果
を達成することができる。

【００９３】（実施例４）本発明による不揮発性メモリ
セルの他の製造方法を説明する。図１９は、本実施例の
製造方法を説明する工程図である。本実施例の製造工程
を説明するに際して、図４〜図１３を適宜参照する。本
実施例は、前記第１の実施例に類似し、対応する部分に
は、同一の参照符号を付す。

【００９４】図１９の工程ｄ１〜ｄ３は、第１実施例に
おける工程ａ１〜ａ３とほぼ同一の処理工程である。本
実施例に於いて、工程ｄ１〜ｄ３に於いて、非晶質シリ
コン膜１２の膜厚ｔ１２を１９ｎｍとする。本実施例に
於いて、前記第１実施例におけるヒ素イオン注入、ＰＳ
Ｇ，ＢＳＧからの熱拡散等の不純物拡散は全く行ってい
ない。また、本実施例に於いて、浮遊ゲート４と制御ゲ
ート６との間の絶縁膜５ｂは熱酸化処理で形成される。

【００９５】工程ｄ６、ｄ７に於いて、非晶質シリコン
膜１２に熱処理を加え、多結晶シリコン膜１４に変え、
工程ｄ８に於いて、浮遊ゲート４のパターンを形成した
後は、第３の実施例に於ける図１８の工程ｃ１０〜ｃ１
７と同様の工程を経てメモリセルＭＣを形成する。

【００９６】まず、工程ｄ９に於いて、９００℃の塩酸
ドライ酸化（Hcl/O₂）で１０ｎｍの酸化膜を成長した
後、工程ｄ１０〜ｄ１２に於いて、セルアレイ部の酸化
膜をＨＦ水溶液でエッチングした後、工程ｄ１３に於い
て、前記酸化処理時と同じ酸化条件で、膜厚１０ｎｍの
酸化膜を成長させた。このときの浮遊ゲート４の膜厚ｔ
１４は約１０ｎｍである。制御ゲート６形成工程以降の
工程ｄ１７は、実施例１の工程ａ１６と同じ処理工程で
ある。

【００９７】本実施例に於て、浮遊ゲート４は不純物拡
散されていないため、浮遊ゲート４の全体が空乏層とな
り、浮遊ゲート４の全体が誘電体と見なされる。浮遊ゲ
ート４を誘電体として見た場合の浮遊ゲート４の酸化膜
換算膜厚は３．３ｎｍ程度であり、浮遊ゲート４と制御
ゲート６の間にある絶縁膜５ａの膜厚は、酸化膜換算膜
厚で約１４ｎｍとなり、従来使用されるＯＮＯ絶縁膜の
膜厚に比べても、十分薄くできている。

【００９８】浮遊ゲート４の膜厚ｔ１４は最終的に１０
ｎｍ程度に薄膜化されていることが、本件発明者の計測
によって確認されている。絶縁膜５ａのエッチングの際
に発生するフィールド酸化膜２の凹所１７の深さｄ１は
１３ｎｍ以下になる。このため、浮遊ゲート４とフィー
ルド酸化膜２とのオーバーラップマージンは１６３ｎｍ
となり、第１の実施例に比べても大幅に低減できた。ま
た、浮遊ゲート４によるセルアレイ部と周辺回路部との
境界における段差は１３ｎｍであることが確認され、殆
ど無視できるレベルになった。

【００９９】例として、第１実施例におけるＯＮＯ絶縁
膜５の薄膜化限界が酸化膜換算厚で１５ｎｍ、浮遊ゲー
ト４上のトンネル酸化膜３の薄膜化限界が８ｎｍと考え
られるので、本発明が有効に利用されるためには、浮遊
ゲート４による上部酸化膜膜厚の等価的な増加量が７ｎ
ｍ以下でなければならない。浮遊ゲート４が誘電体とし
て作用する最悪の条件下で、酸化膜換算で７ｎｍは浮遊
ゲート４の膜厚２１ｎｍに対応する。本実施例に於い
て、浮遊ゲート４の最終膜厚は１０ｎｍであることが、
本件発明者によって確認されているので、上記制約内に
入っている。従って、本実施例によって、不揮発性メモ
リを製造することができる。

【０１００】このような本実施例に於いても、前記第１
実施例で説明した効果と同一の効果を実現することが出
来るとと共に、上述したような本実施例に特有であっ
て、前記各実施例を更に改善した効果を達成することが
できる。

【０１０１】（実施例５）本発明による更に他の不揮発
性メモリセルを説明する。本実施例のメモリセルの構造
は、図１から図３に示すメモリセルの構造との基本的に
は同一である。本実施例は、その製造方法に特徴を有し
ている。

【０１０２】以下に、図２０〜図２４を参照しながら、
本実施例のメモリセルの製造方法を説明する。図２０〜
図２４は、本実施例のフラッシュメモリのメモリセルの
製造工程の一部を説明する断面図である。本実施例の製
造工程の他の工程については、図４〜図１３を適宜参照
する。また、図２５は、本実施例の製造工程を示す工程
図である。図２０（ａ）ないし図２３（ａ）は、図１の
切断面線Ｘ２−Ｘ２に相当する切断位置で切断した断面
図であり、図２０（ｂ）ないし図２３（ｂ）は、図１の
切断面線Ｘ３−Ｘ３に相当する部分の断面図であり、図
２２（ｃ）及び図２３（ｃ）は、メモリセルＭＣの周辺
回路部の断面図である。図２４は、メモリセルＭＣ付近
の拡大断面図である。本実施例は、前記第１実施例に類
似し、対応する部分には同一の参照符号を付す。

【０１０３】まず、工程ｅ１〜ｅ８に於いて、第１実施
例の工程ａ１〜ａ８とほぼ同一の処理工程を行う。本実
施例に於いて、第１実施例と同様に非晶質シリコン膜１
２の膜厚ｔ１２を３２ｎｍとした。ヒ素イオン注入を行
った後、２段階の熱処理を行って形成した多結晶シリコ
ン膜１４の上に、図２０（ａ）及び同図（ｂ）に示され
るように、ＣＶＤ法によって、膜厚ｔ２０が１２０ｎｍ
のシリコン窒化膜（以下、窒化膜）２２を形成する（工
程ｅ９）。

【０１０４】次いで、メモリセル部では多結晶シリコン
膜１４ｂのパターンに対応するパターンを有し、周辺回
路部では少なくとも活性領域１ａを覆うパターンを有す
るレジスト（不図示）を形成した（工程ｅ１０）後、そ
のレジストをエッチングマスクとして窒化膜２２をパタ
ーニングすることにより、図２１（ａ）及び同図（ｂ）
に示されるシリコン窒化膜２３を得る（工程ｅ１１）。

【０１０５】このレジストを剥離した（工程ａ１２）
後、熱酸化を行う（工程ａ１３）。この熱酸化により、
図２１（ａ）、同図（ｂ）及び同図（ｃ）に示されるよ
うに、多結晶シリコン膜１４ａのうちシリコン窒化膜２
３に覆われていない部分が選択的に酸化され、酸化膜２
４が形成される。この選択酸化により、両側面が酸化膜
２４により覆われた多結晶シリコン膜１４ｂが形成され
る。この熱酸化工程に際して、シリコン窒化膜２３の表
面上にも酸化膜２４が薄く成長する。窒化膜２３上の酸
化膜２４をＨＦ水溶液でエッチングし（工程ｅ１４）、
窒化膜２３を露出させた後、熱濃リン酸溶液で窒化膜２
３を完全に除去する（工程ｅ１５）。

【０１０６】次いで、第１実施例と同様にして、図２２
（ａ）、同図（ｂ）及び同図（ｃ）に示すように、ＯＮ
Ｏ絶縁膜５を形成する（工程ｅ１６）。次に、図２３
（ａ）、同図（ｂ）及び同図（ｃ）に示すように、周辺
回路部に開口部を有するレジストパターン２５を形成し
た後、周辺回路部のＯＮＯ絶縁膜５をエッチング除去す
る（工程ｅ１８）。本実施例では、ＯＮＯ絶縁膜５のエ
ッチングに際して、多結晶シリコン膜１４ｂのうち周辺
回路部の活性領域１ａに存在する部分を除去する。以降
の工程は実施例１と同様である。

【０１０７】このように、本実施例によれば、多結晶シ
リコン膜１４ａから多結晶シリコン膜１４ｂを得る際
に、多結晶シリコン膜１４ａのうち除去されるべき部分
をエッチングにより除去しないで、その部分を窒化膜２
３をマスクとした選択酸化法により酸化している。この
酸化された部分は、ＯＮＯ絶縁膜５のエッチング後にエ
ッチングされる。従って、ＯＮＯ絶縁膜５をエッチング
するとき、多結晶シリコン膜１４ｂの周辺は酸化膜２４
によって覆われているために、フィールド酸化膜２はエ
ッチングされないですむ。このため、フィールド酸化膜
２に凹所１７が形成されることが無い。従って、本方法
によりメモリセルを製造する場合は、フィールド酸化膜
２と浮遊ゲート４とのオーバーラップマージンを１５０
ｎｍにすることができる。本実施例に於て、セルアレイ
部と周辺回路部との境界における段差はゼロにできたこ
とが確認された。

【０１０８】多結晶シリコン膜１４ａの膜厚ｔ１４は、
例えば４０ｎｍ以下となるように薄いことが好ましい。
多結晶シリコン膜１４ａの膜厚ｔ１４が厚い場合は、こ
れを選択酸化する時にバーズビークが窒化膜２３と多結
晶シリコン膜１４ｂとの界面に進入し、結果的に浮遊ゲ
ート４と制御ゲート６との対向面積が小さくなる。この
ために、前記カプリング定数が小さくなり、浮遊ゲート
４に於ける電流保持特性が低下する。また、多結晶シリ
コン膜１４が図２４に示す様な形状となって、制御ゲー
ト６加工時に浮遊ゲート４がエッチングされないで残る
場合が生じる。従って、多結晶シリコン膜１４は薄いほ
うが好ましい。なお、多結晶シリコン膜１４は、第２実
施例と同様にノンドープ膜であっても良い。

【０１０９】本製造方法により製造されたメモリセルに
よれば、前記各実施例の効果と同様な効果を達成するこ
とが出来ると共に、上述したような、本実施例に特有の
効果を達成することができる。

【０１１０】（実施例６）本発明による更に他の不揮発
性メモリセルを説明する。本実施例のメモリセルの構造
は、図１から図３に示すメモリセルの構造との基本的に
は同一である。本実施例では、その製造方法に特徴を有
している。

【０１１１】図２６〜図２８は、本実施例のメモリセル
の製造工程の一部を説明する断面図である。本実施例の
製造工程の他の処理工程については、前記第１実施例の
図４〜図１３を適宜参照する。また、図２９は、本実施
例の製造工程を示す工程図である。図２６（ａ）、図２
７（ａ）及び図２８（ａ）は、図１の切断面線Ｘ２−Ｘ
２に相当する切断位置で切断した断面図であり、図２７
（ｂ）、図２８（ｂ）及び図２９（ｂ）は、図１の切断
面線Ｘ３−Ｘ３に相当する部分の断面図であり、図２６
（ｃ）、図２７（ｃ）及び図２８（ｃ）は、メモリセル
ＭＣの周辺回路部の断面図である。本実施例は、前記第
１実施例に類似し、対応する部分には同一の参照符号を
付す。

【０１１２】本実施例に於ける工程ｆ１〜ｆ８に於い
て、第３実施例と同様に、非晶質シリコン膜１２の膜厚
ｔ１２を２２ｎｍとした。ヒ素イオン注入を行った後、
前記第１及び第２熱処理を行って形成した多結晶シリコ
ン膜１４の上に、ＣＶＤ法によって膜厚ｔ２０が２０ｎ
ｍのシリコン窒化膜を形成する（工程ｆ９）。次いで、
メモリセル部では多結晶シリコン膜１４ｂに対応するパ
ターンを有し、周辺回路部では少なくとも活性領域１ａ
を覆うパターンを有するレジストを形成した（工程ｆ１
０）後、シリコン窒化膜のうちレジストに覆われていな
い部分を選択的にエッチングする（工程ｆ１１）。レジ
ストを剥離した（工程ｆ１２）後、熱酸化を行い（工程
ｆ１３）、多結晶シリコン膜１４ｂのうちシリコン窒化
膜で覆われていない部分を選択的に熱酸化し、酸化膜３
５を形成する。ここまでの工程は、実施例５の工程と実
質的に同様である。

【０１１３】次に、図２６（ａ）、同図（ｂ）及び同図
（ｃ）に示されるように、周辺回路部に開口部を有する
レジストパターン３１を形成した（工程ｆ１４）後、レ
ジストパターン３１に覆われてない窒化膜３０及び多結
晶シリコン膜１４ｂをエッチングする。こうして、図２
６（ｃ）に示されるように、周辺回路部では、トンネル
酸化膜３が露出する。次に、図２７（ａ）、同図（ｂ）
及び同図（ｃ）に示されるように、レジストパターン３
１を除去した（工程ｆ１５）後、周辺回路部の活性領域
１ａに残ったトンネル酸化膜３をＨＦ水溶液でエッチン
グ除去する。この後、トンネル酸化膜３のあった部分を
熱酸化する（工程ｆ１６）。このとき、セルアレイ部に
残された窒化膜３０上にも酸化膜が薄く成長する。窒化
膜３０上に成長した薄い酸化膜をＨＦ水溶液でエッチン
グした（工程ｆ１７）後、熱濃リン酸溶液で窒化膜３０
を除去する（工程ｆ１８）。

【０１１４】クリーニングの後、図２８（ａ）、同図
（ｂ）及び同図（ｃ）に示されるように、再度酸化工程
を行い、周辺回路部の活性領域１ａにゲート酸化膜３４
を形成する（工程ｆ１９）と共に、浮遊ゲート４上に膜
厚１０ｎｍの酸化膜３２を成長させる（工程ｆ２０）。

【０１１５】制御ゲート６のためのＷＳｉ_x８／多結晶
シリコン膜７を堆積する工程以降の工程ｆ２１、ｆ２
２、ｆ２３は第１実施例に於ける工程ａ１４〜ａ１６と
同様である。

【０１１６】このように、本実施例によれば、多結晶シ
リコン膜１４ａから多結晶シリコン膜１４ｂを得る際
に、多結晶シリコン膜１４ａのうち除去されるべき部分
をエッチングにより除去しないで、その部分を窒化膜３
０をマスクとした選択酸化法により酸化している。この
酸化された部分は、ＯＮＯ絶縁膜５のエッチング後にエ
ッチングされる。従って、ＯＮＯ絶縁膜５をエッチング
するとき、多結晶シリコン膜１４ｂの周辺は酸化膜によ
って覆われているために、フィールド酸化膜２はエッチ
ングされないですむ。このため、フィールド酸化膜２に
凹所１７が形成されることが無い。従って、本方法によ
りメモリセルを製造する場合は、フィールド酸化膜２と
浮遊ゲート４とのオーバーラップマージンを１５０ｎｍ
にすることができる。本実施例に於て、セルアレイ部と
周辺回路部との境界における段差はゼロにできたことが
確認された。なお、浮遊ゲート４は第４実施例と同様
に、ノンドープでも良い。

【０１１７】以上のような本実施例によっても、前記各
実施例で述べた効果と同様な効果を達成することができ
ると共に、前述したような、本実施例に特有の効果を達
成することができる。

【０１１８】

【発明の効果】以上のように本発明によれば、浮遊ゲー
トを５５ｎｍ以下、好ましくは４０ｎｍ以下の厚さに超
薄膜化することにより、浮遊ゲート上の第２絶縁膜加工
時に素子分離膜に凹所が形成されるという従来の問題が
解決され、メモリセルの高集積化が容易となる。また、
浮遊ゲートにより生ずる段差が低減されることにより、
露光時のフォーカスマージンが増加し、製造が容易とな
る。

【０１１９】非晶質シリコン層から結晶化された多結晶
シリコン膜を材料とすることにより、表面の凹凸が少な
い浮遊ゲートが実現する。このような浮遊ゲートを用い
ることにより、浮遊ゲートの表面を熱酸化して質の高い
第２絶縁膜を形成することが可能となる。これにより、
従来のＯＮＯ薄膜よりも薄い第２絶縁膜の形成が可能と
なる。

【０１２０】浮遊ゲートを超薄膜で構成することによ
り、ノンドープ多結晶シリコン膜を用いた浮遊ゲートを
使用することが可能となる。そのような浮遊ゲートによ
れば、薄膜多結晶シリコン膜への不純物拡散工程が省略
できるだけではなく、ノンドープ多結晶シリコン膜の誘
電的性質によって動作速度が著しく改善される。

【０１２１】また、多結晶シリコン膜から選択酸化法に
よって浮遊ゲートのパターン形成を行うことによって、
第２絶縁膜のエッチングを浮遊ゲートの段差上で行う必
要がなくなり、フィールド酸化膜と浮遊ゲートのオーバ
ーラップマージンは理想的にはゼロにできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のフラッシュメモリのメ
モリセルＭＣの平面図である。

【図２】図１の切断面線Ｘ２−Ｘ２から見た断面図であ
る。

【図３】図１の切断面線Ｘ３−Ｘ３から見た断面図であ
る。

【図４】本実施例のメモリセルＭＣの製造工程を説明す
るための断面図である。

【図５】本実施例のメモリセルＭＣの製造工程を説明す
るための断面図である。

【図６】本実施例のメモリセルＭＣの製造工程を説明す
るための断面図である。

【図７】本実施例のメモリセルＭＣの製造工程を説明す
るための断面図である。

【図８】本実施例のメモリセルＭＣの製造工程を説明す
るための断面図である。

【図９】本実施例のメモリセルＭＣの製造工程を説明す
るための断面図である。

【図１０】本実施例のメモリセルＭＣの製造工程を説明
するための断面図である。

【図１１】本実施例のメモリセルＭＣの製造工程を説明
するための断面図である。

【図１２】本実施例のメモリセルＭＣの製造工程を説明
するための断面図である。

【図１３】本実施例のメモリセルＭＣの製造工程を説明
するための断面図である。

【図１４】本実施例の製造工程を示す工程図である。

【図１５】本発明の第２の実施例のメモリセルの製造工
程を説明する工程図である。

【図１６】本発明の第３の実施例のメモリセルの製造工
程の一部を説明する断面図である。

【図１７】本実施例のメモリセルの製造工程の一部を説
明する断面図である。

【図１８】本実施例の製造工程を示す工程図である。

【図１９】本発明の第４の実施例の製造方法を説明する
工程図である。

【図２０】本発明の第５の実施例の製造工程の一部を説
明する断面図である。

【図２１】本実施例の製造工程の一部を説明する断面図
である。

【図２２】本実施例の製造工程の一部を説明する断面図
である。

【図２３】本実施例の製造工程の一部を説明する断面図
である。

【図２４】本実施例の製造工程の一部を説明する断面図
である。

【図２５】本実施例の製造工程を示す工程図である。

【図２６】本発明の第６の実施例の製造工程の一部を説
明する断面図である。

【図２７】本実施例の製造工程の一部を説明する断面図
である。

【図２８】本実施例の製造工程の一部を説明する断面図
である。

【図２９】本実施例の製造工程を示す工程図である。

【図３０】従来のメモリセルの平面図である。

【図３１】従来のメモリセルの図３０の切断面線Ｘ３１
−Ｘ３１から見た断面図である。

【図３２】従来のメモリセルの図３０の切断面線Ｘ３２
−Ｘ３２から見た断面図である。

【図３３】従来のメモリセルの図３０の切断面線Ｘ３３
−Ｘ３３から見た断面図である。

【図３４】従来のメモリセルの問題点を説明する断面図
である。

【符号の説明】

１シリコン基板１ａ活性領域２フィールド酸化膜（ＬＯＣＯＳ膜）３トンネル酸化膜（第１絶縁膜）４浮遊ゲート５ＯＮＯ絶縁膜（第２絶縁膜）６制御ゲート６７Ｎ⁺多結晶シリコン膜８ＷＳｉ_x膜１０ソース領域１１ドレイン領域１４ａ多結晶シリコン膜１４ｂ多結晶シリコン膜

フロントページの続き (56)参考文献特開平４−239180（ＪＰ，Ａ) 特開平３−196673（ＪＰ，Ａ) 特開平５−267683（ＪＰ，Ａ) 特開平２−31467（ＪＰ，Ａ) 特開平６−204486（ＪＰ，Ａ) 特開平６−163925（ＪＰ，Ａ) 特開平５−121755（ＪＰ，Ａ) 特開平５−110107（ＪＰ，Ａ) 特開平４−208574（ＪＰ，Ａ) 特開平４−57369（ＪＰ，Ａ) 特開平１−129465（ＪＰ，Ａ) 特開昭64−13771（ＪＰ，Ａ) 特開昭63−111670（ＪＰ，Ａ) 特開昭63−1076（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に第１絶縁膜を形成する工
程と、該第１絶縁膜上に浮遊ゲートを形成する工程と、該浮遊ゲート上に第２絶縁膜を形成する工程と、該第２絶縁膜上に制御ゲートを形成する工程とを包含す
る不揮発性メモリセルの製造方法であって、該浮遊ゲートを形成する工程は、該第１絶縁膜上に非晶質シリコン膜を堆積する工程と、該非晶質シリコン膜をアニールにより再結晶化し、メモ
リ動作時に誘電体とみなされるように、不純物濃度が１
×１０¹⁹／ｃｍ³以下のノンドープ多結晶シリコン膜を
形成する工程と、該多結晶シリコン膜上に耐酸化膜を堆積する工程と、該
耐酸化膜を所定形状にパターニングする工程と、該パタ
ーニングされた耐酸化膜をマスクとして、該多結晶シリ
コン膜の一部を選択的に酸化する工程と、を包含してい
る不揮発性メモリセルの製造方法。
【請求項２】前記アニールは、第１の所定温度に実行
する第１アニール工程と、該第１の所定温度よりも高い
第２の所定温度にて実行する第２アニール工程を包含し
ている請求項１に記載の製造方法。
【請求項３】半導体基板上に第１絶縁膜を形成する工
程と、該第１絶縁膜上に浮遊ゲートを形成する工程と、該浮遊ゲート上に第２絶縁膜を形成する工程と、該第２絶縁膜上に制御ゲートを形成する工程とを包含す
る不揮発性メモリセルの製造方法であって、該浮遊ゲートを形成する工程は、該第１絶縁膜上に非晶質シリコン膜を堆積する工程と、該非晶質シリコン膜をアニールにより再結晶化し、メモ
リ動作時に誘電体とみなされるように、不純物濃度が１
×１０¹⁹／ｃｍ³以下のノンドープ多結晶シリコン膜を
形成する工程と、該多晶質シリコン膜から該浮遊ゲートを形成する工程
と、を包含しており、前記アニールは、第１の所定温度に実行する第１アニー
ル工程と、該第１の所定温度よりも高い第２の所定温度
にて実行する第２アニール工程を包含している、不揮発性メモリセルの製造方法。