JP7634939B2 - 交流チョッパ回路の制御装置 - Google Patents

Description

本発明は、交流チョッパ回路の制御装置に関し、例えば単相インバータの１レグをダイオードに置換した交流チョッパ回路において、電流ひずみを抑えるための技術に関する。

図１に代表的な交流チョッパ回路の主回路構成を示す。図１において、単相の交流電源１１の一端は、ＬＣフィルタを構成するリアクトル１２ａ，１２ｂを介して、上、下アームとして直列接続された一組の半導体スイッチング素子Ｓａ，Ｓｂの共通接続点に接続されている。半導体スイッチング素子Ｓａ，Ｓｂは、例えば図示のＭＯＳＦＥＴやＩＧＢＴなどで構成されている。

交流電源１１の他端は、直列接続された一組のダイオード１３ａ，１３ｂの共通接続点に接続されている。

１４は交流チョッパ回路の直流出力側のコンデンサであり、このコンデンサ１４と、ダイオード１３ａ，１３ｂの直列回路と、半導体スイッチング素子Ｓａ，Ｓｂの直列回路（以下、これをレグと称することもある）は並列に接続されている。

リアクトル１２ａ，１２ｂの共通接続点と交流電源１１の他端の間には、ＬＣフィルタを構成するコンデンサ１５が接続されている。

交流電源１１の両端間には計器用変圧器１６が接続され、その二次側には交流電源電圧検出値Ｖ１が得られる。

前記下アームの半導体スイッチング素子Ｓｂの両端間（ドレイン－ソース間）には、半導体スイッチング素子電圧検出回路として作用する抵抗１７，１８が直列に接続されている。これら抵抗１７，１８によって分圧された電圧が半導体スイッチング素子電圧検出値Ｖｄｓとして出力される。

図中のＩｏｕｔは交流電源１１の出力電流、Ｉｃｈｐは交流チョッパ回路の入力電流（チョッパ入力電流）、Ｖｄｃはコンデンサ１４の両端間の直流電圧を各々示している。

上記構成において、半導体スイッチング素子Ｓａ，Ｓｂを図示省略の制御装置によってオン、オフ制御することで、有効電力を交流電源１１側からＶｄｃへ一方向のみ流すことができる。

尚、特許文献１には、汎用インバータにおいて、入力電圧が急変しても応答性が良く、出力電圧と目標電圧とが一致するように制御する技術が開示されている。

特開平１０－３３７０３２号公報

図１の交流チョッパ回路を含む交流チョッパは、交流電源電圧Ｖ１の極性にあわせて、スイッチングを行う半導体スイッチング素子を適切に切り替える必要がある。

図４に切り替えタイミングがずれてしまったときのシミュレーション波形を示す。図４（ａ）は切り替えのタイミングが０．０１ｒａｄ＝０．５７ｄｅｇ早すぎる場合、図４（ｂ）は最適の場合、図４（ｃ）は遅すぎる場合を各々示している。

図４の上段は入力電流Ｉｃｈｐの波形、下段は交流電源の出力電流Ｉｏｕｔの波形であり、図４（ａ），（ｃ）の上段では零クロス付近で瞬間的にひげ状の異常電流が流れている。この異常電流が発生した瞬間からＬＣ共振による振動が重畳し、基本波半周期である程度減衰するが、次の異常電流発生時に振動が拡大してしまう。この現象は、以下の場合に顕著になる。

（１）スイッチングを行う半導体スイッチング素子切り替えのタイミングずれが大きい
（２）同期整流を適用している
（３）フィルタＬ（図１のリアクトル１２ａ，１２ｂ）が小さい
（４）入力電流が小さい
（５）装置の交流側にフィルタとしてのコンデンサ（図１のコンデンサ１５）が接続されている。

フィルタコンデンサは除去することもできるが、スイッチングリプルが交流電源側に流出してしまう。また、系統に力率調整用のコンデンサが接続されていれば共振を誘発してしまう。電流へのこのような振動の重畳は、ＬＣの発熱や焼損、騒音の発生、周辺の機器の誤動作を引き起こしてしまう。

特許文献１は、交流電源電圧が急変した場合において、電流の偏差を小さくすることを目的としているため、上記現象には対応することができない。

本発明は、上記課題を解決するものであり、その目的は、交流チョッパ回路において、上記のような切り替えタイミングのずれに起因する入力電流への振動の重畳を防ぐことができる交流チョッパ回路の制御装置を提供することにある。

上記課題を解決するための請求項１に記載の交流チョッパ回路の制御装置は、
コンデンサと、上、下アームとして直列接続された一組の半導体スイッチング素子と、直列接続された一組のダイオードとを並列に接続し、前記一組の半導体スイッチング素子どうしの共通接続点と前記一組のダイオードどうしの共通接続点との間に単相の交流電源を接続した交流チョッパ回路の制御装置であって、
前記交流チョッパ回路の入力電流を検出した入力電流検出値が入力電流指令値に等しくなるように出力電圧指令値Ｖ^＊を出力して入力電流を制御する電流制御ブロックと、
ＰＬＬブロックが出力する位相信号に基づいて前記交流チョッパ回路の入力電流の無効電力成分を算出し、前記交流チョッパ回路の入力電流の無効電力が零になるような位相指令値を出力する位相指令値演算ブロックと、
前記単相の交流電源の電圧を検出した交流電源電圧検出値、又は前記一組の半導体スイッチング素子のうち下アームに接続された半導体スイッチング素子の両端間電圧を検出した半導体スイッチング素子電圧検出値、又は前記出力電圧指令値Ｖ^＊に基準正弦波を乗算した値を一時的に記憶して得た１演算周期前の出力電圧指令値、から求めた電圧位相と、前記位相指令値演算ブロックから出力された前記位相指令値と、に基づいて、前記単相の交流電源の電圧に同期した前記位相信号を演算する前記ＰＬＬブロックと、
前記ＰＬＬブロックで演算された前記位相信号に対応する余弦値に、前記コンデンサの両端電圧を検出した直流電圧検出値の逆数を乗算して得た基準正弦波から、前記一組の半導体スイッチング素子のスイッチングのデューティ比を演算し、前記デューティ比に、前記電流制御ブロックから出力された出力電圧指令値Ｖ^＊を各々重畳して一組の半導体スイッチング素子の出力電圧指令を演算し、前記位相信号に対応する余弦値の極性に応じて、前記一組の半導体スイッチング素子の出力電圧指令を選択する出力電圧指令値演算ブロックと、
前記出力電圧指令値演算ブロックにより選択された出力電圧指令とキャリア信号との差分にデッドタイムを付加して前記一組の半導体スイッチング素子のゲート信号を生成するＰＷＭ変調ブロックと、
を備えたことを特徴とする。

請求項２に記載の交流チョッパ回路の制御装置は、請求項１において、
前記位相指令値演算ブロックは、
前記ＰＬＬブロックで演算された位相信号θを入力とし、交流電源電圧に対して９０ｄｅｇ位相のずれた正弦波ｓｉｎθを出力する正弦値テーブルと、
前記交流チョッパ回路の入力電流と前記正弦波ｓｉｎθを乗算する乗算器と、
前記乗算器の出力から直流成分を抽出する低域通過フィルタと、
前記低域通過フィルタの出力を比例積分演算により増幅するＰＩアンプと、を有し、
前記ＰＩアンプの出力を位相指令値として出力することを特徴としている。

請求項３に記載の交流チョッパ回路の制御装置は、請求項１において、
前記位相指令値演算ブロックは、
前記ＰＬＬブロックで演算された位相信号θを入力とし、交流電源電圧に対して９０ｄｅｇ位相のずれた正弦波ｓｉｎθを出力する正弦値テーブルと、
前記交流チョッパ回路の入力電流と前記正弦波ｓｉｎθを乗算する乗算器と、
前記乗算器の出力から直流成分を抽出する低域通過フィルタと、
前記低域通過フィルタの出力を比例積分演算により増幅するＰＩアンプと、
試運転時に前記ＰＩアンプの出力を位相指令値として記憶するか、又は通常運転時に、前記記憶された位相指令値を固定の位相指令値として出力するか、を切り替える手段と、を備えたことを特徴とする。

請求項４に記載の交流チョッパ回路の制御装置は、請求項２又は３において、
前記位相指令値演算ブロックは、
前記交流チョッパ回路の入力電流振幅指令値と交流側インダクタンス値の積に比例した値を、前記位相指令値に加算して位相指令値を補正することを特徴としている。

（１）請求項１～４に記載の発明によれば、半導体スイッチング素子のオン、オフの切り替えタイミングを自動的に調整して異常電流の発生を抑制することができる。また、無効電力を零とすることができ、力率の向上、入力電流の振幅減少、損失低減が可能となる。
（２）請求項３に記載の発明によれば、例えば通常運転時の位相指令値には、試運転時に記憶しておいた固定の位相指令値を用いることができるので、装置の安定性が向上し、運転開始直後から電流の異常波形を抑制することができる。

また例えば、試運転時に記憶しておいた固定の位相指令値を用いて通常運転を行っている場合でも、入力電流振幅指令値が低下したら一時的に位相指令値演算ブロックのフィードバックループを有効とし、位相指令値を切り替えて再調整することができる。これによって、検出器等の経年変化に追従することができる。
（３）請求項４に記載の発明によれば、入力電流振幅が変化しても常に電流の異常波形を抑制することができる。

代表的な交流チョッパ回路の主回路構成図。 本発明の実施形態による交流チョッパの制御ブロック図。 図２の要部のブロック図。 スイッチングを行う素子の切り替えタイミングのずれによる電流波形への影響を示す説明図。 本発明の実施例１の位相指令値演算ブロック図。 本発明の実施例２の位相指令値演算ブロック図。 本発明の実施例３の位相指令値演算ブロック図。

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。図２は、図１の交流チョッパ回路に適用される本発明の実施形態例による制御ブロックを示している。

図２において、２１は、図１の交流チョッパ回路の入力電流を、図示省略の変流器により検出した入力電流検出値Ｉｃｈｐを入力とし、Ｉｃｈｐからノイズやスイッチングリプルなどを除去するＬＰＦ（低域通過フィルタ）である。

２２は、後述のＰＬＬブロック５０で演算された、単相の交流電源１１の電圧に同期した位相θに対応する余弦値（ｃｏｓθ）と、設定した入力電流振幅指令値Ｉｃｈｐ^*とを乗算する乗算器である。ただし、余弦値（ｃｏｓθ）は予め用意した余弦値テーブル３１を参照して求める。

２３は、乗算器２２の出力である瞬時の電流振幅指令値Ｉｃｈｐ^*ｃｏｓθ（入力電流指令値）から、ＬＰＦ２１の出力を減算する減算器である。

２４は、減算器２３の出力を入力し、ゲインをかけて比例した値を出力するＰアンプ（電流制御アンプ）である。尚、Ｐアンプ２４は、基本波周波数に対してゲインが無限大になる共振アンプを併用する場合がある。

前記ＬＰＦ２１、乗算器２２、減算器２３およびＰアンプ２４は、入力電流検出値Ｉｃｈｐが瞬時の電流振幅指令値Ｉｃｈｐ^*ｃｏｓθ（入力電流指令値）になるように制御して出力電圧指令Ｖ^*を演算する電流制御ブロックを構成しており、一般的な電流制御により出力電圧指令値Ｖ^*を求めている。

３２は、図１のコンデンサ１４の両端電圧を検出した直流電圧検出値Ｖｄｃからその逆数を除算器３３によって求めた１／Ｖｄｃと、前記ｃｏｓθとを乗算して基準正弦波ｃｏｓθ／Ｖｄｃを求める乗算器である。

３４は、Ｐアンプ２４の出力である出力電圧指令値Ｖ^*と乗算器３２の出力である基準正弦波ｃｏｓθ／Ｖｄｃを乗算する乗算器である。

３５は、乗算器３４の出力を一時的に記憶し、１演算周期前の出力電圧指令値Ｖ^*´を出力するバッファである。

ＰＬＬブロック５０は、交流チョッパ回路の入力電流の無効電力が零になるようにフィードバックループを構成した、後述の位相指令値演算ブロックを有し、半導体スイッチング素子電圧検出値Ｖｄｓ又は交流電源電圧検出値Ｖ１又は１演算周期前の出力電圧指令値Ｖ^*´から求めた電圧位相のいずれかを入力とし、図１の交流電源１１の電圧に同期した位相信号θを演算して出力する。

６１はＰアンプ２４から出力される出力電圧指令値Ｖ^*を２倍する乗算器、６２は乗算器３２から出力される基準正弦波ｃｏｓθ／Ｖｄｃを２倍する乗算器である。

６３は乗算器６２の出力２ｃｏｓθ／Ｖｄｃに２を加算する加算器、６４は乗算器６２の出力２ｃｏｓθ／Ｖｄｃから２を減算する減算器である。

６５は加算器６３の出力にデューティ比を補正するための補正係数αを乗算する乗算器、６６は減算器６４の出力にデューティ比を補正するための補正係数αを乗算する乗算器である。

補正係数αは、設定した固定の補正係数であるか、又は例えば瞬時の電流振幅指令値Ｉｃｈｐ^*ｃｏｓθの絶対値が、リプル電流のピークｔｏピークの半分の値Ｉｒｐｌ／２よりも小さく、且つ入力電流振幅指令値Ｉｃｈｐ^*が閾値Ｉｔｈ以下である場合０～１となり、それ以外の場合は１となる補正係数である。

尚、補正係数αを用いない場合には乗算器６５、６６は除外する。

６７は、乗算器６５の出力又は加算器６３の出力から１を減算する減算器、６８は乗算器６６の出力又は減算器６４の出力に１を加算する加算器である。減算器６７、加算器６８からは、図１の半導体スイッチング素子Ｓａ，Ｓｂのスイッチングのデューティ比（基準正弦波ｃｏｓθ／Ｖｄｃから演算したデューティ比）が各々出力される。

６９は、減算器６７の出力から乗算器６１の出力を減算して（前記デューティ比に出力電圧指令値Ｖ^*の２倍成分を重畳して）出力電圧指令α（２ｃｏｓθ／Ｖｄｃ＋２）－１－２Ｖ^*を出力する減算器である。

７０は、加算器６８の出力から乗算器６１の出力を減算して（前記デューティ比に出力電圧指令値Ｖ^*の２倍成分を重畳して）出力電圧指令α（２ｃｏｓθ／Ｖｄｃ－２）＋１－２Ｖ^*を出力する減算器である。

７１は、前記ｃｏｓθが、マイナスならば減算器６９から出力される出力電圧指令α（２ｃｏｓθ／Ｖｄｃ＋２）－１－２Ｖ^*を選択し、プラスならば減算器７０から出力される出力電圧指令α（２ｃｏｓθ／Ｖｄｃ－２）＋１－２Ｖ^*を選択するスイッチである。

前記乗算器３２，３４，６１，６２，６５，６６、バッファ３５、加算器６３，６８、減算器６４，６７，６９，７０およびスイッチ７１によって、出力電圧指令値演算ブロックを構成している。

７２は－１から１の間で変化するキャリア三角波を出力するキャリア生成部であり、このキャリア三角波は減算器７３において、スイッチ７１により選択された出力電圧指令から減算される。

７４は、減算器７３の減算出力がプラスであることを検出する比較器である。７５は比較器７４の出力にデッドタイムを付加するデッドタイム付加部であり、このデッドタイム付加部７５から図１の半導体スイッチング素子Ｓａ，Ｓｂのゲート信号が出力される。

前記キャリア生成部７２、減算器７３、比較器７４およびデッドタイム付加部７５によってＰＷＭ変調ブロックを構成している。

図２の制御ブロックでは、同期整流を適用することを想定している。図１の半導体スイッチング素子Ｓａ，ＳｂがＭＯＳＦＥＴの場合、電流が逆並列ダイオードを流れている最中にＭＯＳＦＥＴをＯＮすると、電流はＭＯＳＦＥＴを流れる。このとき、ＭＯＳＦＥＴ寄生の逆並列ダイオードよりもＭＯＳＦＥＴ本体の方が特性が良いため、導通損を低減することができる。入力電流検出値Ｉｃｈｐ＞０の時、本来ならば下アームの半導体スイッチング素子Ｓｂだけをスイッチングさせればよいが、ＳｂがＯＦＦの時は上アームの半導体スイッチング素子ＳａをＯＮすることにより同期整流を行う。

交流電源電圧検出値Ｖ１≒０の時、Ｖ１＞０ならばＩｃｈｐ＞０となりダイオード直列回路の下アーム側のダイオード１３ｂが導通するため、チョッパ出力電圧を０付近にするにはキャリア三角波と比較する出力電圧指令値を－１付近にして半導体スイッチング素子ＳｂのＯＮ時間を長くする。同様にＶ１＜０ならば出力電圧指令値を１付近にして半導体スイッチング素子ＳａのＯＮ時間を長くする。この操作を図２の出力電圧指令値演算ブロックにて行う。

そして図２のＰＷＭ変調ブロックでは、出力電圧指令値をキャリア三角波と比較しデッドタイムを付加して得られたゲート指令を、図１の対応する半導体スイッチング素子に入力する。

前記ＰＬＬブロック５０の詳細は図３のように構成されている。図３のＰＬＬブロック５０は、図１の計器用変圧器１６により検出された交流電源電圧検出値Ｖ１と、図１の抵抗１７，１８の分圧により検出された半導体スイッチング素子電圧検出値Ｖｄｓと、図２のバッファ３５から出力される１演算周期前の出力電圧指令値Ｖ^*´とが入力される。

５１は、半導体スイッチング素子電圧検出値Ｖｄｓに、設定したゲインＧ（例えばＧ＝２）をかける乗算器である。

５２は、交流チョッパ回路が停止中ならば乗算器５１の出力である２Ｖｄｓを、運転中ならば図２のバッファ３５の出力である１演算周期前の出力電圧指令値Ｖ^*´を各々選択して出力するスイッチである。

５３は、交流電源電圧検出値Ｖ１か、又はスイッチ５２の出力を選択して出力するスイッチである。

５４は、スイッチ５３の出力と、後述の正弦値テーブル５９から出力される、交流電源電圧に対して９０ｄｅｇ遅れた正弦波ｓｉｎθとの積を求める乗算器である。

５５は乗算器５４の出力から直流成分を抽出するＬＰＦである。

５６は、ＬＰＦ５５の出力と、後述する交流チョッパ回路の入力電流の無効電力が零になるようにフィードバックループを構成した位相指令値演算ブロックにより演算された位相指令値との偏差を求める減算器である。

５７は、減算器５６の出力を入力し、ゲインをかけて比例した値と積分した値を足し合わせて出力するＰＩアンプであり、ＰＩアンプ５７の出力は交流電源電圧の角周波数ωに相当する。

５８は、ＰＩアンプ５７の出力である角周波数ωを積分して位相信号θを求める積分器である。積分器５８から出力される位相信号θは、図２の余弦値テーブル３１に入力されるとともに、正弦値テーブル５９に入力される。正弦値テーブル５９では、テーブル内に用意された位相θに対応する正弦値が参照され、交流電源電圧に対して９０ｄｅｇ遅れた正弦波ｓｉｎθが生成される。

スイッチ５３がスイッチ５２の出力を選択しているとき、装置の停止中では半導体スイッチング素子電圧検出値Ｖｄｓを、運転中では１演算周期前の出力電圧指令値Ｖ^*´を入力し、乗算器５４において９０ｄｅｇずれた正弦波ｓｉｎθ（正弦値テーブル５９の出力）との積を求める。入力がｓｉｎθに対して正確に９０ｄｅｇずれているならば、乗算器５４の出力からＬＰＦ５５によって抽出した直流成分は零である。

しかし、入力がθに対して遅れていてｓｉｎθとの位相ずれが９０ｄｅｇに満たない場合は、入力にｓｉｎθとの同相成分が含まれるので、直流成分はプラスになる。同様に、入力がθに対して進みならばＬＰＦ５５の出力はマイナスになる。ＬＰＦ５５の出力と位相指令値との偏差をＰＩアンプ５７で増幅しており、入力が遅れならば、ＰＩアンプ５７の出力である角周波数ωは減少し、位相θも遅れて入力信号に同期する。

装置の運転中は、ＰＬＬブロック５０の出力位相であるθと交流電源位相が大きくずれた場合、本来ならば異常な電流が流れるが、電流制御ブロックの制御により異常電流が抑制されるよう、すなわち電源電圧位相と装置の出力電圧位相が揃うように出力電圧指令値Ｖ^*が補正される。その結果をバッファ３５を介してＰＬＬブロック５０に入力することで、位相信号θを交流電源位相に同期させることができる。

装置の停止中は、半導体スイッチング素子電圧検出値ＶｄｓをＰＬＬブロック５０の入力信号としている。半導体スイッチング素子電圧検出値ＶｄｓにはゲインＧをＧ＝２倍する乗算器５１を追加しているが、これは交流電源電圧がプラスの場合電流は図１の分圧抵抗（抵抗１７，１８）とダイオード下アーム（ダイオード１３ｂ）を通過し、Ｖｄｓは交流電源電圧に比例した値となる。交流電源電圧がマイナスの場合は電流の流れる経路が存在せず、半導体スイッチング素子電圧検出値Ｖｄｓは零である。

そのため、半導体スイッチング素子電圧検出値Ｖｄｓは半波整流状の波形になり、ＬＰＦ５５の出力は半分になる。一方、１演算周期前の出力電圧指令値Ｖ^*´は正弦波状の波形のためＬＰＦ５４の出力に２倍の差が生じる。この差を除去するため、乗算器５１においてＶｄｓをあらかじめ２倍してＰＬＬブロック（５０）に入力している。

前記図３の減算器５６に入力される位相指令値は、以下に示す実施例１～３の位相指令値演算ブロックにより演算される。

図５は実施例１の位相指令値演算ブロックを示し、１０１は、ＰＬＬブロック５０で演算された位相信号θを入力とし、交流電源電圧に対して９０ｄｅｇ位相のずれた正弦波ｓｉｎθを出力する正弦値テーブルである。

正弦値テーブル１０１から出力される正弦波ｓｉｎθは、乗算器１０２において交流チョッパ回路の入力電流検出値Ｉｃｈｐとの積が求められる。

１０３は乗算器１０２の出力から直流成分を抽出するＬＰＦ（低域通過フィルタ）である。

１０４は、ＬＰＦ１０３の出力を比例積分演算により増幅するＰＩアンプであり、その出力は位相指令値として図３のＰＬＬブロックの減算器５６に入力される。

図４の異常波形はＩｃｈｐの零クロス付近で発生するため、無効電力成分を持つ。また、図４の（ａ）と（ｃ）では互いに逆向きに発生する。実施例１ではこの異常波形を無効電力として検出する。図５のブロックにおいて、Ｉｃｈｐとｓｉｎθを乗算器１０２で乗算し、ＬＰＦ１０３にて直流成分を抽出することで無効電力成分に相当する値を検出することができる。これをＰＩアンプ１０４に入力することでフィードバックループを構成し、ＰＩアンプ１０４の入力である無効電力成分が零になるようＰＩアンプ１０４によって位相指令値が自動的に適切な値に調整される。これにより、異常波形を抑制することができる。

本実施例１により、スイッチングを行う半導体スイッチング素子（Ｓａ，Ｓｂ）を切り替えるタイミング（位相信号θ）を自動的に調整し、異常波形を抑制することができ、交流電源（１１）への高調波流出を抑えることができる。同期整流を適用しても異常波形が発生しなくなり、同期整流の長所である効率向上効果を得ることができる。また、無効電力が零になるため、わずかではあるが力率の向上、入力電流の振幅減少、損失低減につながる。

実施例１のＰＩアンプ１０４は、安定性向上のためＰＬＬ（ＰＬＬブロック５０）よりもさらに応答速度を遅くする必要がある。そのため、運転を開始してからしばらくの間は図４（ａ），（ｃ）のように電流に振動が重畳してしまう。位相指令値を適切な固定値に設定すればよいが、その求め方が問題となる。適切な位相指令値は、入力電流検出値Ｉｃｈｐや交流電源電圧検出値Ｖ１の検出遅延に依存する。検出器や入力回路の特性が装置ごとに異なることを考慮すると、装置ごとに位相指令値を調整する必要が生じる。

そこで、本実施例２では最初に実施例１と同じ位相指令値演算ブロックで試運転を行い、フィードバックにより適切な位相指令値を求めて記憶し、実際の運転で前記記憶した値を固定の位相指令値として図３のＰＬＬブロックに入力するように構成した。

図６は実施例２の位相指令値演算ブロックを示している。図６において図５と異なる点は、ＰＩアンプ１０４の出力側にスイッチ１０５（切り替え手段）を設け、例えば試運転時に、スイッチ１０５をＰＩアンプ１０４側に接続してフィードバックにより適切な位相指令値を求め、それを例えば図示省略のメモリに記憶しておき、通常運転時にはスイッチ１０５を前記記憶した値側に接続して固定の位相指令値として出力することにあり、その他の部分は図５と同一に構成されている。

以上の動作により位相指令値の調整を自動で行うことができる。通常運転ではフィードバックループが１つなくなるため安定性の向上が期待でき、運転開始直後から図４（ｂ）のような正常な電流波形を得ることができる。

試運転は異常波形が出やすい条件で行う必要があり、入力電流振幅指令値Ｉｃｈｐ^*が１０％以下になったら一時的にスイッチ１０５をＰＩアンプ１０４側に接続してフィードバックループを有効にし、位相指令値の再調整を行うことで経年変化に追従することができる。

本実施例２により、スイッチングを行う半導体スイッチング素子（Ｓａ，Ｓｂ）を切り替えるタイミング（位相信号θ）を適切な固定値にするため、装置の安定性が向上し、運転開始直後から異常波形を抑制し高調波流出を抑えることができる。前記固定値の調整は自動で行うため、調整作業を簡略にできる。

通常運転時においても入力電流振幅指令値Ｉｃｈｐ^*が小さいときに一時的にＰＩアンプ１０４によるフィードバックループを有効にすることで、装置の経年変化に追従することができる。

図１において、スイッチングを行う半導体スイッチング素子（Ｓａ，Ｓｂ）の切り替えは、スイッチングを行うレグの交流端子電圧の位相を用いる必要がある。ＰＬＬ（ＰＬＬブロック５０）にＶｄｓやＶ^*´を用いる（図３のスイッチ５３をスイッチ５２側に切り替える）場合は問題ないが、Ｖ１を使用する（図３のスイッチ５３をＶ１側に切り替える）場合は、交流端子電圧の位相とＶ１位相との間に差が生じる。

この差は、Ｖ１検出点（計器用変圧器１６が接続されている点）からスイッチングを行うレグの交流端子（半導体スイッチング素子Ｓａ，Ｓｂの共通接続点）までのインダクタンスと入力電流の振幅との積で決定する。

そこで、本実施例３では、入力電流振幅指令値Ｉｃｈｐ^*と前記インダクタンスから位相差を求め、これを用いて位相指令値を補正するように構成した。これにより、電流振幅が変化しても常に電流の異常波形を抑制することができる。

図７は実施例３の位相指令値演算ブロックを示している。図７において図６と異なる点は、設定した入力電流振幅指令値Ｉｃｈｐ^*に、図１のＶ１検出点から半導体スイッチング素子Ｓａ，Ｓｂの共通接続点までのインダクタンス値に設定したゲインＧを乗算する乗算器１０６と、乗算器１０６の出力をスイッチ１０５の出力に加算する加算器１０７とを設けたことにあり、その他の部分は図６と同一に構成されている。

乗算器１０６からは、図１のＶ１検出点の電圧位相と半導体スイッチング素子Ｓａ，Ｓｂの共通接続点電圧の位相との位相差が出力され、加算器１０７からは前記位相差を補正した位相指令値が出力される。これによって、電流振幅が変化した場合でも異常波形を抑制することができる。

１１…交流電源
１２ａ，１２ｂ…リアクトル
１３ａ，１３ｂ…ダイオード
１４，１５…コンデンサ
１６…計器用変圧器
１７，１８…抵抗
２１，５５，１０３…ＬＰＦ
２２，３２，３４，５１，５４，６１，６２，６５，６６，１０２，１０６…乗算器
２３，５６，６４，６７，６９，７０，７３…減算器
２４…Ｐアンプ
３１…余弦値テーブル
３３…除算器
３５…バッファ
５０…ＰＬＬブロック
５２，５３，７１，１０５…スイッチ
５７，１０４…ＰＩアンプ
５８…積分器
５９，１０１…正弦値テーブル
６３，６８，１０７…加算器

Claims (4)

1. コンデンサと、上、下アームとして直列接続された一組の半導体スイッチング素子と、直列接続された一組のダイオードとを並列に接続し、前記一組の半導体スイッチング素子どうしの共通接続点と前記一組のダイオードどうしの共通接続点との間に単相の交流電源を接続した交流チョッパ回路の制御装置であって、
   前記交流チョッパ回路の入力電流を検出した入力電流検出値が入力電流指令値に等しくなるように出力電圧指令値Ｖ^＊を出力して入力電流を制御する電流制御ブロックと、
   ＰＬＬブロックが出力する位相信号に基づいて前記交流チョッパ回路の入力電流の無効電力成分を算出し、前記交流チョッパ回路の入力電流の無効電力が零になるような位相指令値を出力する位相指令値演算ブロックと、
   前記単相の交流電源の電圧を検出した交流電源電圧検出値、又は前記一組の半導体スイッチング素子のうち下アームに接続された半導体スイッチング素子の両端間電圧を検出した半導体スイッチング素子電圧検出値、又は前記出力電圧指令値Ｖ^＊に基準正弦波を乗算した値を一時的に記憶して得た１演算周期前の出力電圧指令値、から求めた電圧位相と、前記位相指令値演算ブロックから出力された前記位相指令値と、に基づいて、前記単相の交流電源の電圧に同期した前記位相信号を演算する前記ＰＬＬブロックと、
   前記ＰＬＬブロックで演算された前記位相信号に対応する余弦値に、前記コンデンサの両端電圧を検出した直流電圧検出値の逆数を乗算して得た基準正弦波から、前記一組の半導体スイッチング素子のスイッチングのデューティ比を演算し、前記デューティ比に、前記電流制御ブロックから出力された出力電圧指令値Ｖ^＊を各々重畳して一組の半導体スイッチング素子の出力電圧指令を演算し、前記位相信号に対応する余弦値の極性に応じて、前記一組の半導体スイッチング素子の出力電圧指令を選択する出力電圧指令値演算ブロックと、
   前記出力電圧指令値演算ブロックにより選択された出力電圧指令とキャリア信号との差分にデッドタイムを付加して前記一組の半導体スイッチング素子のゲート信号を生成するＰＷＭ変調ブロックと、
   を備えたことを特徴とする交流チョッパ回路の制御装置。
2. 前記位相指令値演算ブロックは、
   前記ＰＬＬブロックで演算された位相信号θを入力とし、交流電源電圧に対して９０ｄｅｇ位相のずれた正弦波ｓｉｎθを出力する正弦値テーブルと、
   前記交流チョッパ回路の入力電流と前記正弦波ｓｉｎθを乗算する乗算器と、
   前記乗算器の出力から直流成分を抽出する低域通過フィルタと、
   前記低域通過フィルタの出力を比例積分演算により増幅するＰＩアンプと、を有し、
   前記ＰＩアンプの出力を位相指令値として出力することを特徴とする請求項１に記載の交流チョッパ回路の制御装置。
3. 前記位相指令値演算ブロックは、
   前記ＰＬＬブロックで演算された位相信号θを入力とし、交流電源電圧に対して９０ｄｅｇ位相のずれた正弦波ｓｉｎθを出力する正弦値テーブルと、
   前記交流チョッパ回路の入力電流と前記正弦波ｓｉｎθを乗算する乗算器と、
   前記乗算器の出力から直流成分を抽出する低域通過フィルタと、
   前記低域通過フィルタの出力を比例積分演算により増幅するＰＩアンプと、
   試運転時に前記ＰＩアンプの出力を位相指令値として記憶するか、又は通常運転時に、前記記憶された位相指令値を固定の位相指令値として出力するか、を切り替える手段と、を備えたことを特徴とする請求項１に記載の交流チョッパ回路の制御装置。
4. 前記位相指令値演算ブロックは、
   前記交流チョッパ回路の入力電流振幅指令値と交流側インダクタンス値の積に比例した値を、前記位相指令値に加算して位相指令値を補正することを特徴とする請求項２又は３に記載の交流チョッパ回路の制御装置。
   

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