JP7581787B2 - 駆動回路および半導体集積回路 - Google Patents

Description

本開示は、駆動回路および半導体集積回路に関するものである。

従来から、光送信モジュール等に内蔵される回路として、入力電圧信号を増幅して出力電圧信号を出力する増幅器が用いられている。例えば、従来の増幅器の構成として、信頼性向上を目的として、互いに直列に接続されたスイッチングトランジスタと２つのカスコードトランジスタを含む構成が知られている。このような構成によれば、カスコードトランジスタの耐圧を超えた電圧の発生を抑制でき、信号増幅動作の信頼性を高められる。

特開２０１４－２２０７７０号公報

上述した従来の増幅器においては、高周波利得を高めることが要求される場合がある。この場合、増幅器における信号増幅動作の線形性を維持しながら信頼性も維持することは困難な傾向にある。

そこで、本開示は、かかる課題に鑑みてなされたものであり、高周波信号の増幅動作の線形性を維持しながら信頼性も高めることが可能な駆動回路及びそれを含む半導体集積回路を提供することを目的とする。

上記課題を解決するために、本開示の一側面に係る駆動回路は、それぞれ入力信号を入力する第１の入力端子および第２の入力端子と、それぞれ出力信号を出力する第１の出力端子および第２の出力端子と、電流を供給する電流源と、第１の入力端子に接続される第１の制御端子と、電流源を介して電源電位に接続される第１の電流端子と、第２の電流端子と、を有する第１のトランジスタと、第２の入力端子に接続される第２の制御端子と、電流源を介して電源電位に接続される第３の電流端子と、第４の電流端子と、を有する第２のトランジスタと、第１のバイアス電圧が印加される第３の制御端子と、第２の電流端子に接続される第５の電流端子と、第６の電流端子と、を有する第３のトランジスタと、第１のバイアス電圧が印加される第４の制御端子と、第４の電流端子に接続される第７の電流端子と、第８の電流端子と、を有する第４のトランジスタと、それぞれ第１のインダクタンスを有する第１のインダクタおよび第２のインダクタと、それぞれ第１のインダクタンスよりも大きい第２のインダクタンスを有する第３のインダクタおよび第４のインダクタと、第２のバイアス電圧が印加される第５の制御端子と、第６の電流端子に第１のインダクタを介して接続される第９の電流端子と、第１の出力端子に第３のインダクタを介して接続される第１０の電流端子と、を有する第５のトランジスタと、第２のバイアス電圧が印加される第６の制御端子と、第８の電流端子に第２のインダクタを介して接続される第１１の電流端子と、第２の出力端子に第４のインダクタを介して接続される第１２の電流端子と、を有する第６のトランジスタと、を備える。

あるいは、本開示の他の側面に係る駆動回路は、入力信号を入力する入力端子と、出力信号を出力する出力端子と、入力端子に接続される制御端子と、電源電位に接続される一方の電流端子と、他方の電流端子とを有する第１のトランジスタと、第１のバイアス電圧が印加される制御端子と、第１のトランジスタの他方の電流端子に接続される一方の電流端子と、他方の電流端子とを有する第２のトランジスタと、第１のインダクタンスを有する第１のインダクタと、第１のインダクタンスよりも大きい第２のインダクタンスを有する第２のインダクタと、第２のバイアス電圧が印加される制御端子と、第２のトランジスタの他方の端子に第１のインダクタを介して接続される一方の電流端子と、出力端子に第２のインダクタを介して接続される他方の電流端子とを有する第３のトランジスタと、を備える。

あるいは、本開示の他の側面に係る半導体集積回路は、上述した駆動回路と、入力信号を増幅して駆動回路に出力する増幅回路と、を備える。

本開示によれば、高周波信号の増幅動作の線形性を維持しながら信頼性も高めることができる。

実施形態に係る駆動回路２００の概略構成を示すブロック図である。 図１の出力回路１００の構成を示す回路図である。 図１の出力回路１００が外部負荷に接続された状態を示す回路図である。 図２の信号出力端子９２ａ，９２ｂにおける小信号利得の解析結果を示すグラフである。 図１の駆動回路２００の小信号利得の解析結果を示すグラフである。 図１の入力回路１１０の構成を示す回路図である。 実施形態に係る光送信モジュール４００の構成を示すブロック図である。 実施形態に係る光送受信モジュール５００の構成を示すブロック図である。 変形例に係る出力回路１００Ａの構成を示す回路図である。 別の変形例に係る出力回路１００Ｂの構成を示す回路図である。 別の変形例に係る出力回路１００Ｂの構成を示す回路図である。

本開示の一側面に係る駆動回路は、それぞれ入力信号を入力する第１の入力端子および第２の入力端子と、それぞれ出力信号を出力する第１の出力端子および第２の出力端子と、電流を供給する電流源と、第１の入力端子に接続される第１の制御端子と、電流源を介して電源電位に接続される第１の電流端子と、第２の電流端子と、を有する第１のトランジスタと、第２の入力端子に接続される第２の制御端子と、電流源を介して電源電位に接続される第３の電流端子と、第４の電流端子と、を有する第２のトランジスタと、第１のバイアス電圧が印加される第３の制御端子と、第２の電流端子に接続される第５の電流端子と、第６の電流端子と、を有する第３のトランジスタと、第１のバイアス電圧が印加される第４の制御端子と、第４の電流端子に接続される第７の電流端子と、第８の電流端子と、を有する第４のトランジスタと、それぞれ第１のインダクタンスを有する第１のインダクタおよび第２のインダクタと、それぞれ第１のインダクタンスよりも大きい第２のインダクタンスを有する第３のインダクタおよび第４のインダクタと、第２のバイアス電圧が印加される第５の制御端子と、第６の電流端子に第１のインダクタを介して接続される第９の電流端子と、第１の出力端子に第３のインダクタを介して接続される第１０の電流端子と、を有する第５のトランジスタと、第２のバイアス電圧が印加される第６の制御端子と、第８の電流端子に第２のインダクタを介して接続される第１１の電流端子と、第２の出力端子に第４のインダクタを介して接続される第１２の電流端子と、を有する第６のトランジスタと、を備える。

上記一側面によれば、入力された入力信号によって、第１および第２のトランジスタの第２および第４の電流端子における電流がそれぞれ変調され、第２および第４の電流端子における電流は、第３および第４のトランジスタ、第１および第２のインダクタ、第５および第６のトランジスタ、第３および第４のインダクタのそれぞれを介して、第１および第２の出力端子から出力信号としてそれぞれ出力される。このとき、第３および第４のインダクタの存在により、第１および第２の出力端子における電圧利得に高周波側においてピーキングを持たせることができるとともに、第１および第２のインダクタの存在により、増幅動作の線形性を維持しつつ、第１および第２の出力端子における電圧利得の高周波側のピーキングを効果的に増加させることができる。それに加えて、第５および第６のトランジスタの第１０および第１２の電流端子における電圧振幅が第５および第６のトランジスタと第３および第４のトランジスタで分圧されるため回路の信頼性の向上が可能となる。また、第１および第２のインダクタの存在により、第５および第６のトランジスタの第５および第６の制御端子の電圧振幅及び第９および第１１の電流端子の電圧振幅を抑制することが可能になり、第５および第６のトランジスタの第１０および第１２の電流端子から見た寄生容量が小さくなる結果、駆動回路の広帯域化が可能となる。すなわち、上記一側面の駆動回路により、増幅動作の線形性を維持しながら高周波利得を向上させることができ、回路の信頼性も高めることができる。

ここで、上記一側面においては、第３の制御端子および第４の制御端子のそれぞれには、第１のバイアス電圧として、直流電圧が印加され、第５の制御端子および第６の制御端子のそれぞれには、第２のバイアス電圧として、第１０の電流端子の電位および第１２の電流端子の電位に応じて変化する電圧が印加される、ことが好ましい。この場合、第５および第６のトランジスタにおける第１０および第１２の電流端子の電圧振幅を第５および第６のトランジスタと第３および第４のトランジスタとでバランスよく分圧させることができ、第５および第６のトランジスタの２つの電流端子間の電圧振幅が第１０および第１２の電流端子における電圧振幅よりも小さくされる。その結果、駆動回路における増幅動作の信頼性をさらに高めることができる。

また、第２のバイアス電圧を生成するバイアス供給回路を備え、バイアス供給回路は、接続ノードと、第１０の電流端子と第５の制御端子との間に接続される第１の抵抗素子と、第５の制御端子と接続ノードとの間に接続される第２の抵抗素子と、第５の制御端子と接続ノードとの間に接続される第１のキャパシタと、第１２の電流端子と第６の制御端子との間に接続される第３の抵抗素子と、第６の制御端子と接続ノードとの間に接続される第４の抵抗素子と、第６の制御端子と接続ノードとの間に接続される第２のキャパシタと、接続ノードと電源電位との間に接続されるバイアス電源と、を有する、ことも好ましい。かかる構成を採れば、低周波における第５および第６のトランジスタの第１０および第１２の電流端子の電圧振幅が第１および第３の抵抗素子と第２および第４の抵抗素子とによって分圧されて、分圧された電圧振幅が第５および第６のトランジスタの第５および第６の制御端子に与えられ、高周波における第５および第６のトランジスタの第１０および第１２の電流端子の電圧振幅が、第１および第２のキャパシタと、第５および第６のトランジスタの第５および第６の制御端子と第１０および第１２の電流端子との間の寄生容量によって分圧されて、分圧された電圧振幅が第５および第６のトランジスタの第５および第６の制御端子に与えられる。これにより、低周波から高周波までの広い周波数帯域において、第５および第６のトランジスタの２つの電流端子間の電圧振幅が第１０および第１２の電流端子における電圧振幅よりも小さくされるため、第５および第６のトランジスタにおける第１０および第１２の電流端子の電圧振幅を第５および第６のトランジスタと第３および第４のトランジスタとでバランスよく分圧させることができる。その結果、駆動回路における回路の信頼性をさらに高めることができる。

さらに、第１のインダクタおよび第２のインダクタはそれぞれ配線をスパイラル状に形成した素子である、ことも好ましく、第３のインダクタおよび第４のインダクタはそれぞれ配線をスパイラル状に形成した素子である、ことも好ましい。こうすれば、回路の小型化を保ちつつ、高周波利得の向上を実現できる。

またさらに、第１０の電流端子と第９の電流端子との間を流れる電流は、第１０の電流端子から第９の電流端子に向かって流れ、第１２の電流端子と第１１の電流端子との間を流れる電流は、第１２の電流端子から第１１の電流端子に向かって流れるように第１のインダクタンスおよび第２のインダクタンスが設定されている、ことも好ましい。この場合、信号増幅の線形性を維持することができる。

さらにまた、一端が接続ノードに接続され、他端が第３の制御端子および第４の制御端子に接続される抵抗素子を備える、ことも好ましい。かかる構成を採れば、ＥＳＤ電圧が第１および第２の出力端子に発生した場合、第３および第４のトランジスタの第３および第４の制御端子と第３および第４のトランジスタの２つの電流端子との間の電圧の上昇が抑制され、第３および第４のトランジスタの故障リスクを低減することができる。

あるいは、本開示の他の側面に係る駆動回路は、入力信号を入力する入力端子と、出力信号を出力する出力端子と、入力端子に接続される制御端子と、電源電位に接続される一方の電流端子と、他方の電流端子とを有する第１のトランジスタと、第１のバイアス電圧が印加される制御端子と、第１のトランジスタの他方の電流端子に接続される一方の電流端子と、他方の電流端子とを有する第２のトランジスタと、第１のインダクタンスを有する第１のインダクタと、第１のインダクタンスよりも大きい第２のインダクタンスを有する第２のインダクタと、第２のバイアス電圧が印加される制御端子と、第２のトランジスタの他方の端子に第１のインダクタを介して接続される一方の電流端子と、出力端子に第２のインダクタを介して接続される他方の電流端子とを有する第３のトランジスタと、を備える。

上記他の側面によれば、入力された入力信号によって、第１のトランジスタの他方の電流端子における電流が変調され、他方の電流端子における電流は、第２のトランジスタ、第１のインダクタ、第３のトランジスタ、及び第２のインダクタを介して、出力端子から出力信号として出力される。このとき、第２のインダクタの存在により、出力端子における電圧利得に高周波側においてピーキングを持たせることができるとともに、第１のインダクタの存在により、増幅動作の線形性を維持しつつ、出力端子における電圧利得の高周波側のピーキングを効果的に増加させることができる。それに加えて、第３のトランジスタの他方の電流端子における電圧振幅が第３のトランジスタと第２のトランジスタで分圧されるため回路の信頼性の向上が可能となる。また、第１のインダクタの存在により、第３のトランジスタの制御端子の電圧振幅及び一方の電流端子の電圧振幅を抑制することが可能になり、第３のトランジスタの他方の電流端子から見た寄生容量が小さくなる結果、駆動回路の広帯域化が可能となる。すなわち、上記他の側面の駆動回路により、増幅動作の線形性を維持しながら高周波利得を向上させることができ、回路の信頼性も高めることができる。

ここで、上記他の側面においては、第２のトランジスタの制御端子には、第１のバイアス電圧として、直流電圧が印加され、第３のトランジスタの制御端子には、第２のバイアス電圧として、第３のトランジスタの他方の電流端子の電位に応じて変化する電圧が印加される、ことが好ましい。この場合、第３のトランジスタにおける他方の電流端子の電圧振幅を第３のトランジスタと第２のトランジスタとでバランスよく分圧させることができ、第３のトランジスタの２つの電流端子間の電圧振幅が他方の電流端子における電圧振幅よりも小さくされる。その結果、駆動回路における増幅動作の信頼性をさらに高めることができる。

また、第２のバイアス電圧を生成するバイアス供給回路を備え、バイアス供給回路は、接続ノードと、第３のトランジスタの他方の電流端子と第３のトランジスタの制御端子との間に接続される第１の抵抗素子と、第３のトランジスタの制御端子と接続ノードとの間に接続される第２の抵抗素子と、第３のトランジスタの制御端子と接続ノードとの間に接続されるキャパシタと、接続ノードと電源電位との間に接続されるバイアス電源と、を有する、ことも好ましい。かかる構成を採れば、低周波における第３のトランジスタの他方の電流端子の電圧振幅が第１の抵抗素子及び第２の抵抗素子によって分圧されて、分圧された電圧振幅が第３のトランジスタの制御端子に与えられ、高周波における第３のトランジスタの他方の電流端子の電圧振幅がキャパシタと第３のトランジスタの制御端子と第３のトランジスタの他方の制御端子との間の寄生容量によって分圧されて、分圧された電圧振幅が第３のトランジスタの制御端子に与えられる。これにより、低周波から高周波までの広い周波数帯域において、第３のトランジスタの２つの電流端子間の電圧振幅が他方の電流端子における電圧振幅よりも小さくされるため、第３のトランジスタにおける他方の電流端子の電圧振幅を第３のトランジスタと第２のトランジスタとでバランスよく分圧させることができる。その結果、駆動回路における回路の信頼性をさらに高めることができる。

さらに、第１のインダクタは配線をスパイラル状に形成した素子である、ことも好ましく、第２のインダクタは配線をスパイラル状に形成した素子である、ことも好ましい。この場合、回路の小型化を保ちつつ、高周波利得の向上を実現できる。

またさらに、第３のトランジスタの他方の電流端子と第３のトランジスタの一方の電流端子との間を流れる電流は、第３のトランジスタの他方の電流端子から第３のトランジスタの一方の電流端子に流れるように第１のインダクタンスおよび第２のインダクタンスが設定されている、ことも好ましい。この場合、信号増幅の線形性を維持することができる。

あるいは、本開示の他の側面に係る半導体集積回路は、上述した駆動回路と、入力信号を増幅して駆動回路に出力する増幅回路と、を備える。

上記他の側面によれば、増幅動作の線形性を維持しながら高周波利得を向上させることができ、回路の信頼性も高めることができる。

以下、本開示の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。

図１は、実施形態に係る駆動回路２００の構成を示すブロック図である。駆動回路２００は、光送信モジュール等の光通信用のデバイスに内蔵され、例えば、SiGe BiCMOS（Bipolar Complementary Metal Oxide Semiconductor）プロセスで製造された2mm×4mmのサイズの半導体集積回路（IC）であり、入力された電圧信号を増幅し出力する。駆動回路２００は、一対の入力端子１３０ａ，１３０ｂ、一対の出力端子１３１ａ，１３１ｂ、入力回路１１０、及び出力回路（駆動回路）１００を有している。

入力端子１３０ａ，１３０ｂは、振幅が同じで互いに位相が反転した２つの信号からなる差動信号の入力を受ける。入力回路１１０は、入力された差動信号を増幅して出力回路１００に送出する。出力回路１００は、入力回路１１０から送出された差動信号を更に増幅して駆動回路２００の外部に出力する。

なお、駆動回路２００の回路構成は適宜変更されてよく、入力回路１１０が省略されてもよいし、種々の他の回路が追加されてもよい。また、信号の伝達経路（チャネル）が１つの構成には限定されず、複数のチャネル（例えば、４つのチャネル）が並列に並ぶように構成されていてもよい。

次に、図２及び図３を参照して、本実施形態に係る駆動回路である出力回路１００の構成を説明する。

図２は、図１の出力回路１００の構成を示す回路図である。図３は、外部負荷と接続された状態の出力回路１００の回路図である。出力回路１００は、入力された電圧信号である一対の差動信号を基に出力電流を変調する差動増幅回路であり、SiGe BiCMOSプロセスを用いてSi基板上に形成された集積回路である。出力回路１００が搭載される集積回路の最大電源電圧は、例えば、３．３Ｖであり、入力される差動信号、及び出力信号は、例えば、直交振幅変調（QAM：Quadrature Amplitude Modulation）で変調された信号点数が３２点の３２ＱＡＭ信号であり、これらの信号の変調速度は１００GBaudである。出力回路１００は、バイポーラトランジスタ１０ａ，１０ｂ，１１ａ，１１ｂ，１２ａ，１２ｂ，１３、抵抗素子２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ、キャパシタ３１ａ，３１ｂ、インダクタ４０ａ，４０ｂ，４１ａ，４１ｂ、電流源５０、信号入力端子９１ａ，９１ｂ、信号出力端子９２ａ，９２ｂ、接地端子７０ａ，７０ｂ、バイアス供給端子９３，９４、及び接続ノード９５を含む。これらの構成要素のうち、抵抗素子２１ａ，２１ｂ，２２ａ，２２ｂ、キャパシタ３１ａ，３１ｂ、及び電流源５０により、バイアス供給回路８０が構成される。

以下、出力回路１００を構成する構成要素について説明する。

バイポーラトランジスタ（第１のトランジスタ、第２のトランジスタ）１０ａ，１０ｂにおいては、それぞれのベース（制御端子）が一対の信号入力端子９１ａ，９１ｂに、それぞれのコレクタ（電流端子）がバイポーラトランジスタ１１ａ，１１ｂのエミッタに、それぞれのエミッタ（電流端子）が抵抗素子２０ａ，２０ｂの一端に接続されている。バイポーラトランジスタ１０ａ，１０ｂは、信号入力端子９１ａ，９１ｂから入力されるそれぞれの入力信号（例えば、周波数３０ＧＨｚ以上の信号）でコレクタ電流を変調する。バイポーラトランジスタ１０ａ，１０ｂは、例えば、NPN型のヘテロ接合バイポーラトランジスタ（HBT：Heterojunction Bipolar Transistor）であってよい。また、バイポーラトランジスタ１０ａ，１０ｂは、例えば、ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタに置き換えられてもよい。なお、バイポーラトランジスタ１０ａの電気的特性はバイポーラトランジスタ１０ｂの電気的特性と等しいことが望ましい。ここでいう電気的特性とは、ベース電圧（ベース－エミッタ間電圧）に対するベース電流（ベース－エミッタ間電流）や、特定のベース電流（ベース－エミッタ間電流）のときのコレクタ電圧に対するコレクタ電流といった、特にバイポーラトランジスタとしての基本的な電気的特性を意味する。電気的特性が等しいとは、例えば想定する製造ばらつきの範囲内で相違していてもよく、互いに完全に同一の値を有することに限定されるものではない。以下の記載においても同様である。

バイポーラトランジスタ（第３のトランジスタ、第４のトランジスタ）１１ａ，１１ｂにおいては、それぞれのベース（制御端子）がバイアス供給端子９４に、それぞれのエミッタ（電流端子）がバイポーラトランジスタの１０ａ，１０ｂのコレクタに、それぞれのコレクタ（電流端子）がインダクタ４０ａ，４０ｂの一端に接続されている。これらのバイポーラトランジスタ１１ａ，１１ｂは、バイアス供給端子９４に供給された直流電圧（第１のバイアス電圧）がベースに印加されたカスコードトランジスタである。第１のバイアス電圧としては、例えば、２．５Ｖである。このような構成により、バイポーラトランジスタ１０ａ，１０ｂのコレクタにおける電圧振幅が抑えられ、バイポーラトランジスタ１０ａ，１０ｂのミラー容量が小さくなるため、出力回路１００の広帯域化が可能となる。また、バイポーラトランジスタ１１ａ，１１ｂの存在によって出力回路１００の出力抵抗が大きくなるため、出力回路１００の電圧利得の向上が可能となる。なお、バイポーラトランジスタ１１ａ，１１ｂは、例えば、ｎ型のＭＯＳトランジスタに置き換えられてもよい。なお、バイポーラトランジスタ１１ａの電気的特性はバイポーラトランジスタ１１ｂの電気的特性と等しいことが望ましい。

バイポーラトランジスタ（第５のトランジスタ、第６のトランジスタ）１２ａ，１２ｂにおいては、それぞれのベース（制御端子）がバイアス供給回路８０に、それぞれのエミッタ（電流端子）がインダクタ４０ａ，４０ｂの他端に、それぞれのコレクタ（電流端子）がインダクタ４１ａ，４１ｂを介して一対の信号出力端子９２ａ，９２ｂに接続されている。これらのバイポーラトランジスタ１２ａ，１２ｂも、エミッタにおける電圧振幅を抑えるように機能するカスコードトランジスタである。

抵抗素子２０ａ，２０ｂは、それぞれ、一端がバイポーラトランジスタ１０ａ，１０ｂのエミッタに接続され、他端がバイポーラトランジスタ１３のコレクタに接続されている。これらの抵抗素子２０ａ，２０ｂは、ディジェネレーション抵抗であり、出力回路１００の線形入力範囲の拡大を可能とする。抵抗素子２０ａ，２０ｂは、例えば、ｎ型のポリＳｉ抵抗である。なお、出力回路１００の線形入力範囲が使用範囲に比べて十分広い場合には、抵抗素子２０ａ，２０ｂは、省略されてよい。

バイポーラトランジスタ１３においては、そのコレクタが抵抗素子２０ａ，２０ｂの他端に、そのベースがバイアス供給端子９３に、そのエミッタが接地電位（電源電位）に設定される接地端子７０ａに接続され、電流を供給する電流源として機能する。バイポーラトランジスタ１０ａ，１０ｂのエミッタはバイポーラトランジスタ１３を介して接地端子７０ａに接続されているので、バイポーラトランジスタ１３によって供給される電流が、２つのバイポーラトランジスタ１０ａ，１０ｂのエミッタ電流となる。バイポーラトランジスタ１３により、バイアス供給端子９３の電圧に応じた電流が生成され、その電流値は例えば６０ｍＡである。なお、バイアス供給端子９３に、ダイオード接続された別のバイポーラトランジスタのベース電圧を印加するように構成されてもよい。この場合、カレントミラーが構成され、バイポーラトランジスタ１３の生成する電流量の調整が容易となる。また、バイポーラトランジスタ１３の代わりに、ＭＯＳトランジスタが使用されてもよい。また、バイポーラトランジスタ１３に替えて、抵抗素子、あるいは、抵抗素子とインダクタとを含む回路が用いられてもよい。

バイアス供給回路８０は、バイポーラトランジスタ１２ａ，１２ｂのベースのそれぞれに直流バイアス（第２のバイアス電圧）を供給するとともに、それらのベースの電圧振幅を設定する機能を有する。抵抗素子（第１の抵抗素子）２２ａ，２２ｂは、それぞれ、バイポーラトランジスタ１２ａ，１２ｂのコレクタとベースとの間に接続されている。抵抗素子（第２の抵抗素子）２１ａ，２１ｂは、それぞれ、バイポーラトランジスタ１２ａ，１２ｂのベースと接続ノード９５との間に接続されている。電流源（電源回路）５０は、接続ノード９５と接地電位に設定された接地端子７０ｂとの間に接続され、定電流を生成する。キャパシタ３１ａ，３１ｂは、それぞれ、バイポーラトランジスタ１２ａ，１２ｂのベースと接続ノード９５との間に接続されている。

ここで、抵抗素子２１ａと抵抗素子２１ｂとは抵抗値が略等しく、抵抗素子２２ａと抵抗素子２２ｂとは抵抗値が略等しいことが好ましい。この場合、バイポーラトランジスタ１２ａ，１２ｂのベースには、バイポーラトランジスタ１２ａ，１２ｂのコレクタに比べて、抵抗素子２２ａ，２２ｂの抵抗値と電流源５０の生成する電流の値の半分とで決まる電圧降下分だけ低い電圧が発生する。また、接続ノード９５には、バイポーラトランジスタ１２ａ，１２ｂのベースに比べて、抵抗素子２１ａ，２１ｂの抵抗値と電流源５０の生成する電流の値の半分とで決まる電圧降下分だけ低い電圧が発生する。また、バイポーラトランジスタ１２ａ，１２ｂのコレクタ電圧の上昇に伴うコレクタ・ベース間接合におけるアバランシェ崩壊を防ぐために、抵抗素子２１ａ，２１ｂ，２２ａ，２２ｂの抵抗値は、バイポーラトランジスタ１２ａ，１２ｂのベース抵抗に比べて十分低いことが望ましく、例えば、それぞれ２００Ωである。また、キャパシタ３１ａとキャパシタ３１ｂとでキャパシタンスは略等しいことが好ましく、例えば、それぞれ５０ｆＦである。

上記構成のバイアス供給回路８０により、バイポーラトランジスタ１２ａ，１２ｂ及びバイポーラトランジスタ１１ａ，１１ｂは、次のように動作する。

まず、接続ノード９５においては、差動信号であるバイポーラトランジスタ１２ａ，１２ｂのコレクタにおける電圧信号の中間電位から前述した電圧降下分だけ低い直流電位が生じるため、低周波帯域（例えば、１ＧＨｚ以下の帯域）においては、バイポーラトランジスタ１２ａ，１２ｂのベースの電圧振幅は、それぞれ、バイポーラトランジスタ１２ａ，１２ｂのコレクタの電圧振幅を抵抗素子２１ａ，２１ｂと抵抗素子２２ａ，２２ｂとで分圧したものに設定される。本実施形態では、例えば、抵抗素子２１ａと抵抗素子２２ａとで抵抗値が等しく、抵抗素子２１ｂと抵抗素子２２ｂとで抵抗値が等しくされている。そのため、低周波帯域においては、バイポーラトランジスタ１２ａ，１２ｂのベースの電圧振幅は、バイポーラトランジスタ１２ａ，１２ｂのコレクタの電圧振幅の約半分に設定される。

一方で、高周波帯域（例えば、１ＧＨｚ以上の帯域）においては、バイポーラトランジスタ１２ａ，１２ｂのベースの電圧振幅は、それぞれ、バイポーラトランジスタ１２ａ，１２ｂのコレクタの電圧振幅を、バイポーラトランジスタ１２ａ，１２ｂのコレクタ・ベース間寄生容量と、キャパシタ３１ａ，３１ｂのキャパシタンスとで分圧したものに設定される。本実施形態では、例えば、キャパシタ３１ａ，３１ｂのキャパシタンスは、バイポーラトランジスタ１２ａ，１２ｂのコレクタ・ベース間寄生容量と略等しく設定されている。そのため、バイポーラトランジスタ１２ａ，１２ｂのベースの電圧振幅は、バイポーラトランジスタ１２ａ，１２ｂのコレクタの電圧振幅の約半分に設定される。なお、キャパシタ３１ａ，３１ｂのキャパシタンスは、抵抗素子２１ａ，２１ｂ，２２ａ，２２ｂにおいて生じる寄生容量に応じて調整されることが好ましい。また、バイポーラトランジスタ１２ａ，１２ｂのベースと接地電位間の寄生容量が大きい場合等は、キャパシタ３１ａ，３１ｂは省略されてもよい。

上述のとおり、低周波帯域から高周波帯域までの幅広い周波数帯域において、バイポーラトランジスタ１２ａ，１２ｂのベースの電圧振幅は、コレクタの電圧振幅の略半分に設定される。ここで、相互コンダクタンス（ｇｍ）の大きいバイポーラトランジスタではエミッタの電位変動がベースの電位変動と略等しくなるため、バイポーラトランジスタ１２ａ，１２ｂのエミッタの電圧振幅もコレクタの電圧振幅の略半分に抑えられる。その結果、バイポーラトランジスタ１２ａ，１２ｂのコレクタ・エミッタ間の電圧振幅は、コレクタの電圧振幅の略半分になる。

その一方で、上述したように、バイポーラトランジスタ１１ａ，１１ｂのベースには直流電圧が印加されている。これにより、バイポーラトランジスタ１１ａ，１１ｂのエミッタの電圧振幅が小さく抑えられる結果、バイポーラトランジスタ１１ａ，１１ｂのコレクタ・エミッタ間の電圧振幅はコレクタにおける電圧振幅に略等しくなる。

このようにして、低周波数帯域から高周波数帯域までの幅広い周波数帯域において、バイポーラトランジスタ１２ａ，１２ｂのコレクタの電圧振幅は、バイポーラトランジスタ１２ａ，１２ｂのコレクタ・エミッタ間電圧と、バイポーラトランジスタ１１ａ，１１ｂのコレクタ・エミッタ間電圧とによって分圧される。

なお、バイポーラトランジスタ１２ａ，１２ｂのベース電位は一定ではなく、バイポーラトランジスタ１２ａ，１２ｂのコレクタ電位に対応して変動する。そのため、バイポーラトランジスタ１２ａ，１２ｂは動的カスコードトランジスタと称される。一方、バイポーラトランジスタ１１ａ，１１ｂのベース電位はノイズ成分を除いた成分は一定である。そのため、バイポーラトランジスタ１１ａ，１１ｂは静的カスコードトランジスタと称される。

インダクタ（第１のインダクタ、第２のインダクタ）４０ａ，４０ｂは、それぞれ、バイポーラトランジスタ１１ａ，１１ｂのコレクタとバイポーラトランジスタ１２ａ，１２ｂのエミッタとの間に接続されている。また、インダクタ（第３のインダクタ、第４のインダクタ）４１ａ，４１ｂは、それぞれ、バイポーラトランジスタ１２ａ，１２ｂのコレクタと一対の信号出力端子９２ａ、９２ｂとの間に接続されている。インダクタ４１ａのインダクタンスはインダクタ４０ａのインダクタンスより大きく、インダクタ４１ｂのインダクタンスはインダクタ４０ｂのインダクタンスより大きい。また、インダクタ４１ａ，４１ｂのインダクタンス（第２のインダクタンス）は略等しいことが好ましく、インダクタ４０ａ，４０ｂのインダクタンス（第１のインダクタンス）は略等しいことが好ましい。例えば、第１のインダクタンスは５０ｐＨ、第２のインダクタンスは１５０ｐＨである。なお、第１のインダクタンスは、例えば、１０ｐＨ以上であることが好ましい。また、第１のインダクタンスは、２０ｐＨ以上であることがより好ましい。インダクタ４０ａ，４０ｂ，４１ａ，４１ｂは、信号利得において高周波でのピーキングを生じさせるためのインダクタである。インダクタ４０ａ，４０ｂ，４１ａ，４１ｂの存在により、出力回路１００の高周波利得が向上し、信号利得の広帯域化が可能となる。これらのインダクタ４０ａ，４０ｂ，４１ａ，４１ｂとしては、配線をスパイラル状にレイアウト（形成）したスパイラルインダクタを使用することができる。なお、インダクタ４０ｂを形成する配線の線幅は、インダクタ４０ａを形成する配線の線幅と等しいことが望ましい。また、インダクタ４１ｂを形成する配線の線幅は、インダクタ４１ａを形成する配線の線幅と等しいことが望ましい。

上記構成のバイアス供給回路８０を含む出力回路１００は、一対の信号入力端子９１ａ，９１ｂのそれぞれにベースが接続され、接地電位と一対の信号出力端子９２ａ，９２ｂとの間に並列に接続された一対のバイポーラトランジスタ１０ａ，１０ｂを含み、一対の信号入力端子９１ａ，９１ｂから入力された二つの差動信号を増幅して、増幅された二つの差動信号を一対の信号出力端子９２ａ，９２ｂに出力する差動増幅回路として機能する。ここで、出力回路１００は、バイポーラトランジスタ１２ａ，１２ｂのコレクタが未終端のまま、すなわち、内部（例えば、出力回路１００を搭載したＩＣ内部）の抵抗を介して内部の電源に接続されないままあるいは接地されないまま、信号出力端子９２ａ，９２ｂに接続されているため、オープンコレクタ回路と呼ばれる。なお、バイポーラトランジスタ１２ａ，１２ｂをＭＯＳトランジスタに置換した構成の場合には、出力回路１００は、オープンドレイン回路と呼ばれる。

図３には、出力回路１００が外部負荷に接続された状態における構成を示している。図３に示すように、ＩＣ１０１に搭載された出力回路１００は、信号出力端子９２ａ，９２ｂが、外部電源１０６によって所定電圧（例えば、５．０Ｖ）が印加された外部負荷１０２に接続される。すなわち、一対の信号出力端子９２ａ，９２ｂは、それぞれ、電気配線１０５ａ，１０５ｂを介して外部負荷１０２の接続端子１０３ａ，１０３ｂに接続される。外部負荷１０２は、２つの接続端子１０３ａ，１０３ｂと接続端子１０３ｃとのそれぞれの間に、所定の抵抗値（例えば３０Ω）の負荷抵抗１０４ａ，１０４ｂを有し、接続端子１０３ｃは、電気配線１０５ｃを介して外部電源１０６に接続される。これにより、信号出力端子９２ａは負荷抵抗１０４ａを介して外部電源１０６で終端され、信号出力端子９２ｂは負荷抵抗１０４ｂを介して外部電源１０６で終端される。このような接続構成により、外部電源１０６の電圧、負荷抵抗１０４ａ，１０４ｂの抵抗値、寄生抵抗、容量、インダクタンス、及び出力回路１００の出力電流によって、信号出力端子９２ａ，９２ｂにおける差動信号の電圧値が決定される。

上述した構成の出力回路１００による信号変調動作について説明する。

信号入力端子９１ａ，９１ｂに入力された電圧信号によって、バイポーラトランジスタ１０ａ，１０ｂがコレクタ電流を変調する。変調されたコレクタ電流は、バイポーラトランジスタ１１ａ，１１ｂ、インダクタ４０ａ，４０ｂ、バイポーラトランジスタ１２ａ，１２ｂ、及びインダクタ４１ａ，４１ｂを通って信号出力端子９２ａ，９２ｂから出力される。信号出力端子９２ａ，９２ｂにおける電圧利得は周波数依存性を有する。特に、インダクタ４１ａ，４１ｂのインダクタンスと、インダクタ４１ａ，４１ｂの両端に生じるキャパシタンス成分と、外部負荷の抵抗値と、によって主に決定される共振周波数において、大きな電圧利得（ピーキング）が得られる。

図４は、信号出力端子９２ａ，９２ｂにおける小信号利得の解析結果を示すグラフである。この結果より、１ＧＨｚの電圧利得に比較して５０ＧＨｚの電圧利得は約１１ｄＢ、すなわち、３．５倍となっていることが分かる。このことは、入力振幅が周波数変化に対して一定の場合、１ＧＨｚにおける差動出力の振幅が例えば１．７Ｖの場合は５０ＧＨｚにおける差動出力の振幅は６．０Ｖとなることを意味する。

上記の小信号利得の例において、差動出力の振幅が６．０Ｖの場合、バイポーラトランジスタ１２ａ，１２ｂのコレクタの電圧振幅は、それぞれ３．０Ｖとなる。バイポーラトランジスタ１２ａ，１２ｂを含まない構成の場合、バイポーラトランジスタ１１ａ，１１ｂは、静的カスコードトランジスタであるため、この電圧振幅を有する電圧信号がバイポーラトランジスタ１１ａ，１１ｂのコレクタ・エミッタ間に印加される。この結果、出力回路１００の長期間（例えば１０年）の使用後に、バイポーラトランジスタ１１ａ，１１ｂのベース電流が増大し、バイポーラトランジスタ１１ａ，１１ｂの利得減少、あるいは高周波性能（電流利得遮断周波数、最大発振周波数など）の劣化という信頼性に関する問題が生じる場合がある。

本実施形態では、動的カスコードトランジスタであるバイポーラトランジスタ１２ａ，１２ｂを備えているため、バイポーラトランジスタ１２ａ，１２ｂのエミッタ・コレクタ間の電圧振幅は、コレクタにおける電圧振幅の略半分となる（上記数値例によれば１．５Ｖ）。また、静的カスコードトランジスタであるバイポーラトランジスタ１１ａ，１１ｂのコレクタ・エミッタ間の電圧振幅は、バイポーラトランジスタ１１ａ，１１ｂのコレクタにおける電圧振幅に略等しい。このように、バイポーラトランジスタ１２ａ，１２ｂのコレクタにおける電圧振幅が、バイポーラトランジスタ１２ａ，１２ｂ及びバイポーラトランジスタ１１ａ，１１ｂによって分圧される。その結果、バイポーラトランジスタ１２ａ，１２ｂ及びバイポーラトランジスタ１１ａ，１１ｂの信頼性に関する問題発生のリスクを低減することが可能となり、出力回路１００の信頼性の向上が可能となる。

次に、バイポーラトランジスタ１２ａ，１２ｂとバイポーラトランジスタ１１ａ，１１ｂとの間に設けられるインダクタ４０ａ，４０ｂの効果について説明する。

図５は、出力回路１００とプリバッファである入力回路１１０とで構成される駆動回路２００の小信号利得の解析結果を示すグラフである。図５の（Ａ）部は、出力回路１００の信号入力端子９１ａ，９１ｂにおける差動信号の小信号利得、図５の（Ｂ）部は、出力回路１００の信号出力端子９２ａ，９２ｂにおける差動信号の小信号利得をそれぞれ示し、グラフＧＡは、インダクタ４０ａ，４０ｂを除いた場合の利得、グラフＧＢは、本実施形態の構成における利得、グラフＧＣは、インダクタ４０ａ，４０ｂの挿入位置をバイポーラトランジスタ１２ａ，１２ｂとインダクタ４１ａ，４１ｂとの間に変更した場合の利得、グラフＧＤは、インダクタ４０ａ，４０ｂの挿入位置をバイポーラトランジスタ１０ａ，１０ｂとバイポーラトランジスタ１１ａ，１１ｂとの間に変更した場合の利得を、それぞれ示す。

これらの結果に示すように、本実施形態の信号出力端子９２ａ，９２ｂにおける小信号利得（図５の（Ｂ）部のグラフＧＢ）は、インダクタ４０ａ，４０ｂを除いた場合のグラフＧＡと比較することで、インダクタ４０ａ，４０ｂの存在により向上していることが分かる。その一方で、本実施形態の信号入力端子９１ａ，９１ｂにおける小信号利得（図５の（Ａ）部のグラフＧＢ）は、インダクタ４０ａ，４０ｂを除いた場合のグラフＧＡとほとんど変わらない。

インダクタ４０ａ，４０ｂをバイポーラトランジスタ１２ａ，１２ｂとインダクタ４１ａ，４１ｂとの間に挿入した場合の信号出力端子９２ａ，９２ｂにおける小信号利得（図５の（Ｂ）部のグラフＧＣ）は、５０ＧＨｚにおいて上昇しているがピーク周波数が低下しており、本実施形態に比べるとピーキングの効果が小さい。この場合の信号入力端子９１ａ，９１ｂにおける小信号利得（図５の（Ａ）部のグラフＧＣ）は、本実施形態とほとんど変わっていない。インダクタ４０ａ，４０ｂをバイポーラトランジスタ１２ａ，１２ｂとインダクタ４１ａ，４１ｂとの間に接続する構成は、インダクタ４０ａ，４０ｂとインダクタ４１ａ，４１ｂとを直列接続する構成を意味する。この構成はインダクタ４０ａ，４０ｂを使用せずにインダクタ４１ａ，４１ｂのインダクタンスを増加させることと等価な構成であり、この構成により、共振周波数（ピーク周波数）が低下するものと考えられる。一方、本実施形態の構成の場合、動的カスコードトランジスタであるバイポーラトランジスタ１２ａ，１２ｂによって、インダクタ４０ａ，４０ｂで発生した起電力がコレクタ側に２倍されて出力される。さらに、本実施形態では、出力された起電力にインダクタ４１ａ，４１ｂの起電力が上乗せされて出力される。これにより、インダクタ４１ａ，４１ｂのみを使用する場合（図５の（Ｂ）部のグラフＧＡ）に比較して大きなピーキングが得られたものと考えられる。

インダクタ４０ａ，４０ｂをバイポーラトランジスタ１０ａ，１０ｂとバイポーラトランジスタ１１ａ，１１ｂの間に挿入した場合の信号出力端子９２ａ，９２ｂにおける小信号利得（図５の（Ｂ）部のグラフＧＤ）は本実施形態よりも大きくなっている。その一方で、この場合の信号入力端子９１ａ，９１ｂにおける小信号利得（図５の（Ａ）部のグラフＧＤ）が大きく変化し、ピーク周波数の低下とピークの高さの上昇がみられる。これは、インダクタ４０ａ，４０ｂによってバイポーラトランジスタ１０ａ，１０ｂのコレクタの電圧振幅が増加したことによりミラー容量が増加した結果、バイポーラトランジスタ１０ａ，１０ｂの入力インピーダンスが変化したためと考えられる。このように信号入力端子９１ａ，９１ｂにおける小信号利得が上昇すると、大信号が入力された際の出力回路１００の入力振幅が増大し、出力回路１００の線形入力範囲を超えて、出力回路１００の信号増幅動作の線形性が悪化する可能性がある。この結果、出力回路１００のＳＮＲ（Signal To Noise Ratio）が悪化するといった問題が生じるため、信号入力端子９１ａ，９１ｂにおける小信号利得の上昇は好ましくない。

このような解析結果により、本実施形態の構成におけるインダクタ４０ａ，４０ｂの挿入位置は、信号増幅動作における線形性の向上及び電圧利得の向上の両立の観点から最も効果的であることが明らかにされた。

ここで、本実施形態の構成において、インダクタ４０ａ，４０ｂが挿入されることにより、バイポーラトランジスタ１１ａ，１１ｂのコレクタの電圧振幅が増加する。これにより、バイポーラトランジスタ１２ａ，１２ｂのコレクタ・エミッタ間の電圧振幅とバイポーラトランジスタ１１ａ，１１ｂのコレクタ・エミッタ間の電圧振幅との比が変化し、バイポーラトランジスタ１１ａ，１１ｂのコレクタ・エミッタ間の電圧振幅の方が大きくなる。そこで、本実施形態では、インダクタ４０ａ，４０ｂが無い場合に比べて、キャパシタ３１ａ，３１ｂのキャパシタンスを増加させている。これにより、バイポーラトランジスタ１２ａ，１２ｂのベースの電圧振幅及びエミッタの電圧振幅が減少し、バイポーラトランジスタ１２ａ，１２ｂのコレクタ・エミッタ間の電圧振幅が増加するため、両者のコレクタ・エミッタ間の電圧振幅の比が再び等しくなる。このとき、上記の通り、バイポーラトランジスタ１２ａ，１２ｂのベースの電圧振幅及びエミッタの電圧振幅が減少することにより、バイポーラトランジスタ１２ａ，１２ｂのコレクタから見た寄生容量が小さくなる。この結果、出力回路１００の広帯域化が可能となるという効果も得られる。

なお、インダクタ４０ａ，４０ｂのインダクタンスが大きすぎると、電流振幅が増大してバイポーラトランジスタ１２ａ，１２ｂのコレクタ電流の最小値が０に達し、線形性が悪化する場合がある（コレクタ電流の極性は、コレクタからエミッタに向かう向きを正とする）。このため、本実施形態では、インダクタ４０ａ，４０ｂのインダクタンスはインダクタ４１ａ，４１ｂのインダクタンスよりも小さく設定される。例えば、インダクタ４０ａ，４０ｂのインダクタンスはインダクタ４１ａ，４１ｂのインダクタンスの半分以下であることが望ましい。

次に、図６を参照して、駆動回路２００に含まれる入力回路１１０の構成例を説明する。図６は、入力回路１１０の構成を示す回路図である。入力回路１１０は、入力端子１３０ａ，１３０ｂに接続される入力端子９６ａ，９６ｂ、出力回路１００の信号入力端子９１ａ，９１ｂに接続される出力端子９７ａ，９７ｂ、差動増幅器８５、及びエミッタフォロア８６を備える。

差動増幅器８５は、バイポーラトランジスタ１４ａ，１４ｂ，１５ａ，１５ｂ、抵抗素子２６ａ，２６ｂ，２７ａ，２７ｂ、電流源５６を含む。バイポーラトランジスタ１４ａ，１４ｂは、それぞれのベースが入力端子９６ａ，９６ｂに接続され、それぞれのコレクタがバイポーラトランジスタ１５ａ，１５ｂのエミッタに接続され、それぞれのエミッタが抵抗素子２６ａ，２６ｂを介して電流源５６の一端に接続されている。これらのバイポーラトランジスタ１４ａ，１４ｂは、入力された差動信号である入力信号でコレクタ電流を変調する。バイポーラトランジスタ１５ａ，１５ｂは、それぞれのベースが所定の直流電圧に設定されるバイアス供給端子９８に接続され、それぞれのエミッタがバイポーラトランジスタ１４ａ，１４ｂのコレクタに接続され、それぞれのコレクタが抵抗素子２７ａ，２７ｂを介して所定の電源電位（例えば、３．３Ｖ）の電源端子７６ａ，７６ｂに接続されている。これらのバイポーラトランジスタ１５ａ，１５ｂは、直流電圧がベースに印加された静的カスコードトランジスタである。抵抗素子２６ａ，２６ｂは、入力回路１１０の線形入力範囲の拡大を可能とするディジェネレーション抵抗である。電流源５６は、一端が抵抗素子２６ａ，２６ｂを介してバイポーラトランジスタ１４ａ，１４ｂのエミッタに接続され、他端が接地電位に設定された接地端子７１ａに接続され、バイポーラトランジスタ１４ａ，１４ｂのエミッタ電流を供給する。抵抗素子２７ａ，２７ｂは、バイポーラトランジスタ１４ａ，１４ｂで変調されたコレクタ電流を電圧信号に変換するための負荷である。このような構成の差動増幅器８５によれば、バイポーラトランジスタ１４ａ，１４ｂのコレクタ電流のそれぞれが、入力端子９６ａ，９６ｂから入力された差動信号である入力信号によって変調されることにより、バイポーラトランジスタ１５ａ，１５ｂのコレクタから差動信号である二つの出力信号が出力される。

エミッタフォロア８６は、バイポーラトランジスタ１６ａ，１６ｂ、及び電流源５７，５８を含む。バイポーラトランジスタ１６ａ，１６ｂは、それぞれのベースがバイポーラトランジスタ１５ａ，１５ｂのコレクタに接続され、それぞれのコレクタが所定の電源電位の電源端子７６ｃ，７６ｄに接続され、それぞれのエミッタが出力端子９７ａ，９７ｂ及び電流源５７，５８の一端に接続されている。これらのバイポーラトランジスタ１６ａ，１６ｂは、差動増幅器８５の二つの出力信号に追随する信号を生成し、出力端子９７ａ，９７ｂのそれぞれから出力する。電流源５７，５８は、それぞれ、一端がバイポーラトランジスタ１６ａ，１６ｂのエミッタに接続され、他端が接地電位の接地端子７１ｂ，７１ｃに接続され、バイポーラトランジスタ１６ａ，１６ｂのエミッタ電流を供給する。エミッタフォロア８６は、低出力インピーダンスで差動増幅器８５の二つの出力信号に追随する二つの出力信号を出力端子９７ａ，９７ｂから出力する。

図７には、本実施形態に係る光送信モジュール４００の構成を示す。光送信モジュール４００は、上述した駆動回路２００と、光変調装置３００とを含む。駆動回路２００は、例えば、入力された４つの差動信号を増幅して出力し、光変調装置３００は、駆動回路２００から出力された４つの差動信号に基づいて変調される光信号を生成し、例えば、偏波多重ＱＡＭ変調された１つの光信号を出力する。光送信モジュール４００は、例えば、セラミックのパッケージに駆動回路２００と光変調装置３００を集積・実装した光モジュールであり、外形が例えば３０ｍｍ×１５ｍｍ×５ｍｍである。上記構成の光送信モジュール４００によれば、出力回路１００を搭載した駆動回路２００が使用されているため、高品質な高速変調が可能な高信頼度の光送信モジュールが実現される。

図８には、本実施形態に係る光送受信モジュール５００の構成を示す。光送受信モジュール５００は、上述した駆動回路２００及び光変調装置３００に加え、受信回路６００と、受光装置７００とを含む。受光装置７００は、光伝送路を経由して外部から入力された光信号を受信し、例えば偏波多重ＱＡＭ変調された光信号から、４つの信号（受光電流）を分離して出力する。受信回路６００は、４つの受光電流を電圧に変換して増幅して出力する。上記構成の光送受信モジュール５００によれば、出力回路１００を搭載した駆動回路２００が使用されているため、高品質な高速変調が可能な高信頼度の光送受信モジュールが実現される。

以上説明した本実施形態に係る出力回路１００によれば、入力された入力信号によって、バイポーラトランジスタ１０ａ，１０ｂのコレクタ電流がそれぞれ変調され、そのコレクタ電流は、バイポーラトランジスタ１１ａ，１１ｂ、インダクタ４０ａ，４０ｂ、バイポーラトランジスタ１２ａ，１２ｂ、及びインダクタ４１ａ，４１ｂのそれぞれを介して、信号出力端子９２ａ，９２ｂから出力信号としてそれぞれ出力される。このとき、インダクタ４１ａ，４１ｂの存在により、信号出力端子９２ａ，９２ｂにおける電圧利得に高周波側においてピーキングを持たせることができるとともに、インダクタ４０ａ，４０ｂの存在により、増幅動作の線形性を維持しつつ、信号出力端子９２ａ，９２ｂにおける電圧利得の高周波側のピーキングを効果的に増加させることができる。それに加えて、バイポーラトランジスタ１２ａ，１２ｂのコレクタにおける電圧振幅がバイポーラトランジスタ１２ａ，１２ｂとバイポーラトランジスタ１１ａ，１１ｂで分圧されるため回路の信頼性の向上が可能となる。また、インダクタ４０ａ，４０ｂの存在により、バイポーラトランジスタ１２ａ，１２ｂのベースの電圧振幅及びエミッタの電圧振幅を抑制することが可能になり、バイポーラトランジスタ１２ａ，１２ｂのコレクタから見た寄生容量が小さくなる結果、出力回路１００の広帯域化が可能となる。すなわち、本実施形態の出力回路１００により、増幅動作の線形性を維持しながら高周波利得を向上させることができ、回路の信頼性も高めることができる。

また、バイポーラトランジスタ１１ａ，１１ｂのベースには、第１のバイアス電圧として、直流電圧が印加され、バイポーラトランジスタ１２ａ，１２ｂのベースには、第２のバイアス電圧として、バイポーラトランジスタ１２ａ，１２ｂのコレクタ電位に対応して変動する電圧が印加される。かかる構成により、バイポーラトランジスタ１２ａ，１２ｂにおけるコレクタの電圧振幅をバイポーラトランジスタ１２ａ，１２ｂとバイポーラトランジスタ１１ａ，１１ｂとでバランスよく分圧させることができ、バイポーラトランジスタ１２ａ，１２ｂのコレクタ・エミッタ間の電圧振幅がコレクタにおける電圧振幅よりも小さくされる。その結果、出力回路１００における増幅動作の信頼性をさらに高めることができる。

また、バイポーラトランジスタ１２ａ，１２ｂのベースに第２のバイアス電圧を供給するバイアス供給回路８０を備え、バイアス供給回路８０は、接続ノード９５と、バイポーラトランジスタ１２ａ，１２ｂのコレクタとバイポーラトランジスタ１２ａ，１２ｂのベースとの間に接続された抵抗素子２２ａ，２２ｂと、バイポーラトランジスタ１２ａ，１２ｂのベースと接続ノード９５との間に接続された抵抗素子２１ａ，２１ｂと、バイポーラトランジスタ１２ａ，１２ｂのベースと接続ノード９５との間に接続されたキャパシタ３１ａ，３１ｂと、接続ノード９５と接地端子７０ｂとの間に接続された電流源５０と、を有する。このような回路構成により、低周波におけるバイポーラトランジスタ１２ａ，１２ｂのコレクタの電圧振幅が抵抗素子２２ａ，２２ｂ及び抵抗素子２１ａ，２１ｂによって分圧されて、分圧された電圧振幅がバイポーラトランジスタ１２ａ，１２ｂのベースに与えられ、高周波におけるバイポーラトランジスタ１２ａ，１２ｂのコレクタの電圧振幅がキャパシタ３１ａ，３１ｂとバイポーラトランジスタ１２ａ，１２ｂのコレクタ・ベース間寄生容量によって分圧されて、分圧された電圧振幅がバイポーラトランジスタ１２ａ，１２ｂのベースに与えられる。これにより、低周波から高周波までの広い周波数帯域において、バイポーラトランジスタ１２ａ，１２ｂのコレクタ・エミッタ間の電圧振幅がコレクタにおける電圧振幅よりも小さくされるため、バイポーラトランジスタ１２ａ，１２ｂにおけるコレクタの電圧振幅をバイポーラトランジスタ１２ａ，１２ｂとバイポーラトランジスタ１１ａ，１１ｂとでバランスよく分圧させることができる。その結果、出力回路１００における回路の信頼性をさらに高めることができる。

さらに、インダクタ４０ａ，４０ｂ，４１ａ，４１ｂには配線をスパイラル状に形成したスパイラルインダクタが使用されている。この場合、回路の小型化を保ちつつ、高周波利得の向上を実現できる。

またさらに、バイポーラトランジスタ１２ａ，１２ｂのコレクタにおける電流値が正となるようにインダクタ４０ａ，４０ｂ及びインダクタ４１ａ，４１ｂのインダクタンスが設定されている。かかる構成により、信号増幅の線形性を維持することができる。

加えて、本実施形態の出力回路１００と入力回路１１０とを備える駆動回路２００においては、増幅動作の線形性を維持しながら高周波利得を向上させることができ、回路の信頼性も高めることができる。

以上、好適な実施の形態において本開示の原理を図示し説明してきたが、本開示は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本開示は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

図９は、変形例に係る出力回路１００Ａの構成を示す回路図である。出力回路１００Ａの上記実施形態に係る出力回路１００との相違点は、静電気放電（ＥＳＤ：Electro-static Discharge）電流が発生した際に出力回路１００Ａの内部回路を保護するＥＳＤ保護回路８２，８４及び抵抗素子２５を備えている点である。

ＥＳＤ保護回路８２は、信号出力端子９２ａ，９２ｂとインダクタ４１ａ，４１ｂとの間に接続され、ダイオード６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂ、抵抗素子２３ａ，２３ｂ、及びクランプ回路８１を有する。

抵抗素子２３ａ，２３ｂは、信号出力端子９２ａ，９２ｂの間の差動信号の中間電位を発生させる電位生成回路を構成する。すなわち、抵抗素子２３ａ，２３ｂは、それぞれ、一対の信号出力端子９２ａ，９２ｂとノード（接続点）Ｘ２との間において、互いに直列に接続された抵抗値が略等しい抵抗素子である。抵抗素子２３ａ，２３ｂは、第２のノードＸ２を出力とする電位生成回路を構成する。電位生成回路は、ＥＳＤが発生していない時（出力回路１００Ａの内部回路が平衡状態（無変調状態）の時、または、変調動作を行っている時）、ノードＸ２において、出力コモンモード電圧を生成する。また、電位生成回路は、ＥＳＤが発生している時、後述のダイオード６１ａ，６１ｂ，６２ａ、６２ｂがターンオンするまでは、第２のノードＸ２において、信号出力端子９２ａ，９２ｂの中間電位に略等しい電位を生成する。なお、ダイオード６１ａ，６１ｂ，６２ａ、６２ｂがターンオンした後は、第２のノードＸ２における電位は、信号出力端子９２ａ，９２ｂの中間電位では無くなる。抵抗素子２３ａ，２３ｂの抵抗値は、外部負荷１０２の負荷抵抗１０４ａ，１０４ｂの抵抗値に比べて少なくとも１０倍以上であることが好ましく、１００倍以上であることがさらに好ましい。前者の場合、合成負荷抵抗が負荷抵抗１０４ａ，１０４ｂの抵抗値の約９０％となり、後者の場合、合成負荷抵抗が負荷抵抗１０４ａ，１０４ｂの抵抗値の約９９％となり、変調動作時に出力される信号電圧への影響が抑えられる。本実施形態では、例えば抵抗素子２３ａ，２３ｂの抵抗値は５ｋΩに設定される。また、抵抗素子２３ａ，２３ｂの生成する出力コモンモード電圧は、例えば、４．０Ｖである。

ダイオード６１ａ，６２ａは、直列に接続されたＥＳＤ保護用のダイオードであり、アノード側が信号出力端子９２ａに、カソード側がノードＸ１に接続されている。ダイオード６１ｂ，６２ｂは、直列に接続されたＥＳＤ保護用のダイオードであり、アノード側が信号出力端子９２ｂに、カソード側がノードＸ１に接続されている。これらのダイオード６１ａ，６１ｂ，６２ａ，６２ｂは、例えば、Ｐ型ウェルに形成されたＰＮ接合ダイオードである。ダイオード６１ａ，６１ｂ，６２ａ，６２ｂは、信号出力端子９２ａ，９２ｂに正のＥＳＤ電圧が発生した際の放電経路となる。

ダイオード６３ａ，６３ｂは、ＥＳＤ保護用のダイオードであり、それぞれ、カソードが信号出力端子９２ａ，９２ｂに、アノードが接地端子７０ｄ，７０ｅに接続されている。これらのダイオード６３ａ，６３ｂは、例えば、Ｎ型ウェルに形成されたＰＮ接合ダイオードである。ダイオード６３ａ，６３ｂは、信号出力端子９２ａ，９２ｂに負のＥＳＤ電圧が発生した際の放電経路となる。

クランプ回路８１は、抵抗素子２４、コンデンサ３２、ＭＯＳトランジスタ５３，５４，５５を含む。このクランプ回路８１は、ノードＸ２に正のＥＳＤ電圧が発生した際、これをトリガーとして、ノードＸ１と接地端子７０ｃとの間を低抵抗に設定することにより、ノードＸ１を接地電位に接続する機能を有する。ここで、本実施形態では、ノードＸ２とノードＸ１とは互いに電気的に接続されており、略等しい電位が発生する。クランプ回路８１は、信号出力端子９２ａ，９２ｂにおけるＥＳＤ電位の上昇を抑制することで、出力回路１００Ａ内の内部回路の絶縁破壊を防止するための回路である。一般的に用いられるクランプ回路は、内部電源と接地の間に接続して使用されることが多い。その一方で、本変形例の出力回路１００Ａは、オープンコレクタ回路であり、電源電圧が例えば５．０Ｖの外部電源で終端されている。また、出力回路１００Ａの内部電源電圧は例えば３．３Ｖであり、出力コモンモード電圧（例えば４．０Ｖ）よりも小さい。その結果、クランプ回路８１を内部電源でバイアスする構成は、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂがターンオンして信号出力端子９２ａ，９２ｂから内部電源に大きな電流が流れてしまう可能性があるため、採用が困難である。ダイオードが複数段で直列接続された構成を採用することでダイオードのターンオンの回避を図ることも考えられるが、この場合は、ＥＳＤ発生時の信号出力端子９２ａ，９２ｂにおける最大電圧が増大し、ＥＳＤ保護が不十分となる恐れがある。そこで、本実施形態では、出力コモンモード電圧が発生するノードＸ１と接地端子７０ｃとの間にクランプ回路８１が接続された構成が採用される。なお、クランプ回路８１には、ノードＸ１の電圧で使用できるように内部の素子選定及び回路設計が施された構成が適用される。

抵抗素子２４及びコンデンサ３２は、中間電位を基にＥＳＤ電圧を検出するための検出回路であり、ローパスフィルタを形成する。すなわち、抵抗素子２４及びコンデンサ３２は、ノードＸ１と接地端子７０ｃとの間に直列に接続されている。このような構成により、ノードＸ１にステップ状の電圧パルスが発生した場合に、抵抗素子２４とコンデンサ３２の間の接点（ノード）Ｙに、抵抗素子２４の抵抗値とコンデンサ３２のキャパシタンスとの積で決まる時定数程度の遅延時間後に、ノードＸ１と略等しい電圧が発生する。

ＭＯＳトランジスタ５３，５４は、インバータ回路を構成する。ＭＯＳトランジスタ５３は、Ｐ型ＭＯＳトランジスタであり、ソースがノードＸ１に、ドレインがノードＺに、ゲートがノードＹに接続されている。ＭＯＳトランジスタ５４は、Ｎ型ＭＯＳトランジスタであり、ソースが接地端子７０ｃに、ドレインがノードＺを介してＭＯＳトランジスタ５３のドレインに、ゲートがノードＹに接続されている。このインバータ回路においては、ノードＸ１に電圧が発生して、ノードＹの電圧がインバータ回路の閾値電圧よりも低いときに、ＭＯＳトランジスタ５３がオンとなって、インバータ回路のノードＺにおける出力がノードＸ１と略等しい電圧となる。一方で、ノードＹの電圧が閾値電圧よりも高いとき、ＭＯＳトランジスタ５４がオンとなって、インバータ回路の出力が接地端子７０ｃと略等しい電圧となる。ここで、本実施形態ではインバータ回路は１段の構成となっているが、３段以上の奇数段の構成に変更されてもよい。

ＭＯＳトランジスタ５５は、Ｎ型ＭＯＳトランジスタによって構成されるスイッチング素子であり、ドレインがノードＸ１に、ソースが接地端子７０ｃに、ゲートがインバータ回路の出力ノードであるノードＺに接続されている。ＭＯＳトランジスタ５５は、インバータ回路の出力に応じてオン／オフするスイッチング素子（スイッチング回路）であり、ゲート－ソース間電圧がＭＯＳトランジスタ５５の閾値電圧よりも高いときにオンとなってドレイン－ソース間抵抗を低くするように動作する。一方で、ＭＯＳトランジスタ５５は、ゲート－ソース間電圧がＭＯＳトランジスタ５５の閾値電圧よりも低いときにオフとなってドレイン－ソース間抵抗を高くするように動作する。このような構成により、ＭＯＳトランジスタ５５は、ノードＹの電位をトリガーとして、ノードＸ１の電位に応じてスイッチングして、ノードＸ１の電位が上昇した際にノードＸ１を接地電位に低抵抗で接続するように機能する。

上記構成の出力回路１００ＡにおけるＥＳＤ保護動作について説明する。なお、ＥＳＤは、信号出力端子９２ａ，９２ｂのいずれか一方、または両方に発生する可能性がある。例えば、図３において、電気配線１０５ａを信号出力端子９２ａに接続する際、信号出力端子９２ａに対しＥＳＤ発生の可能性がある。同様に、電気配線１０５ｂを信号出力端子９２ｂに接続する際、信号出力端子９２ｂに対しＥＳＤ発生の可能性がある。また、電気配線１０５ａ，１０５ｂが接続された状態で、電気配線１０５ｃを接続端子１０３ｃに接続する際、信号出力端子９２ａ，９２ｂの両方にＥＳＤ発生の可能性がある。いずれにおいてもＥＳＤ保護動作は同様であるため、以後、区別せず説明を行う。

まず、信号出力端子９２ａ，９２ｂに負のＥＳＤ電圧が発生した場合、ダイオード６３ａ，６３ｂを介して接地端子７０ｄ，７０ｅから信号出力端子９２ａ，９２ｂに電流が流れる。これにより、信号出力端子９２ａ，９２ｂにおける負のＥＳＤ電圧の増大を抑制し、出力回路１００Ａの絶縁破壊を防止することが可能である。

次に、信号出力端子９２ａ，９２ｂに正のＥＳＤ電圧が発生した場合、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂ及び抵抗素子２３ａ，２３ｂを介して、信号出力端子９２ａ，９２ｂからノードＸ１に電流が流れ、ノードＸ１の電圧が上昇する。クランプ回路８１の検出回路によって、ノードＹの電圧上昇はノードＸ１に比べて遅延する。これにより、クランプ回路８１のインバータ回路のＭＯＳトランジスタ５３がオンし、ノードＺの電圧が上昇する。その結果、ＭＯＳトランジスタ５５がオンし、ノードＸ１の電圧上昇が抑制され、信号出力端子９２ａ，９２ｂの電圧上昇が抑制される。このようにして、出力回路１００Ａの絶縁破壊を防止することが可能である。

本変形例の出力回路１００Ａでは、上述したように、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂ及び抵抗素子２３ａ，２３ｂを介して、信号出力端子９２ａ，９２ｂからノードＸ１に電流が流れる。このため、例えば従来文献（特開２０１５－１７３２１４号公報）に記載の出力回路のように抵抗素子２３ａ，２３ｂが無い場合に比べて、ノードＸ１の電圧上昇が速くなり、より速いタイミングでＭＯＳトランジスタ５５がオンする。その結果、ノードＸ１の電圧上昇をさらに抑制し、出力回路１００Ａの信頼性向上が可能である。

なお、出力回路１００Ａを通常使用している状態（図３に示す状態）では、ノードＸ１とノードＹの電圧が一致し、ＭＯＳトランジスタ５５はオフとなっている。このため、クランプ回路８１によって出力回路１００Ａの使用に問題が生じることは無い。ここで、出力回路１００Ａを通常使用している状態であっても、例えば出力回路１００Ａの変調動作や外部電源１０６の電圧変動によって、ノードＸ１の電圧が変動する可能性がある。このため、このような電圧変動でＭＯＳトランジスタ５５が誤ってオンしないよう、クランプ回路８１の閾値電圧等を適切に設計することが望ましい。

本変形例の出力回路１００Ａでは、クランプ回路８１の電源電圧側（ノードＸ１）が、抵抗素子２３ａ，２３ｂで生成された出力コモンモード電圧でバイアスされている。これにより、出力回路１００Ａが平衡状態（無変調状態）のとき、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂのアノード－カソード間電圧は０Ｖとなる。このため、信号出力端子９２ａ，９２ｂの電圧変化がダイオード６１ａ，６２ａ，６１ｂ，６２ｂの立ち上がり電圧（例えば０．６Ｖ）の合計（例えば１．２Ｖ）よりも小さければ、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂはターンオンせずに高抵抗のままである。信号出力端子９２ａ，９２ｂにおける電圧変化が±１．２Ｖのとき、出力信号の最大振幅はシングルエンドで２．４Ｖ、差動で４．８Ｖとなる。なお、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂがターンオンしない場合であっても、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂの順方向電圧が増大すると、空乏層が縮小し、寄生容量が増大する。このとき順方向電圧の増大に伴い出力回路１００Ａの動作帯域が減少するため、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂの順方向電圧は小さくなるように設定されることが望ましい。

一方、例えば上記従来文献に記載された出力回路のように、クランプ回路８１の電源電圧側（ノードＸ１に相当するノード）がバイアスされずフローティングにされた場合、出力回路１００Ａの変調動作によってダイオード６１ａ，６２ａ，６１ｂ，６２ｂがターンオンし、出力信号波形が歪むといった問題が生じる恐れがある。これにより出力信号の線形性が悪化する恐れがある。また、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂの順方向電圧が大きく寄生容量が大きいため、出力回路１００Ａの動作帯域が減少するといった問題が生じる恐れもある。

具体的には、ノードＸ１がフローティングにされた構成の場合、平衡状態の出力回路１００Ａにおいて、ノードＸ１の電圧は、ノードＸ１から接地端子７０ｃへのリーク電流により、信号出力端子９２ａ，９２ｂに比べてダイオード６１ａ，６２ａ，６１ｂ，６２ｂの立ち上がり電圧の合計だけ低くなる。この結果、ノードＸ１の電圧は出力コモンモード電圧（例えば、４．０Ｖ）から立ち上がり電圧の合計（例えば、１．２Ｖ）ほど低い電圧（例えば、２．８Ｖ）となる。この時点でダイオード６１ａ，６２ａ，６１ｂ，６２ｂの各アノード－カソード間順方向電圧が大きい（例えば、０．６Ｖ）ため、寄生容量が増大して出力回路１００Ａの動作帯域が減少する恐れがある。

また、フローティングの構成の場合、出力回路１００Ａの変調動作によって信号出力端子９２ａまたは信号出力端子９２ｂの電圧が上昇した場合、ダイオード６１ａ，６２ａまたはダイオード６１ｂ，６２ｂの各順方向電圧が大きく（例えば０．６Ｖ以上に）なるため、ダイオード６１ａ，６２ａまたはダイオード６１ｂ，６２ｂがターンオンする。これにより、信号出力端子９２ａまたは信号出力端子９２ｂからノードＸ１に電流（充電電流）が流れるため、出力信号波形が歪むといった問題が生じる恐れがある。なお、充電電流は、ノードＸ１の電圧が上昇してダイオード６１ａ，６２ａ，６１ｂ，６２ｂの各順方向電圧が立ち上がり電圧以下になったところで止まる。このため、この問題は特に、出力回路１００Ａが平衡状態から変調動作に入った直後に生じやすい。ただし、リーク電流によってノードＸ１の電圧は徐々に低下するため、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂの各順方向電圧が再び立ち上がり電圧以下になるまで、充電電流は一定の量及び頻度で発生し続ける可能性がある。

フローティングの構成の場合の上述の充電電流に伴う問題は、出力回路１００Ａの入出力信号が、デジタル信号（例えば矩形波）ではなくアナログ信号（例えばサイン波）の場合に、より深刻になる可能性がある。例えば、入出力信号が矩形波の場合、入出力信号は差動信号であるから、ハイ・ロー間の遷移を除くと信号出力端子９２ａ，９２ｂのいずれか一方がハイ（最大電圧）であり、ダイオード６１ａ，６２ａまたはダイオード６１ｂ，６２ｂを介したノードＸ１の充電が速い。一方、入力信号がサイン波の場合、入出力信号はほとんど常に遷移状態で最大電圧より低いため、ダイオード６１ａ，６２ａまたはダイオード６１ｂ，６２ｂを介したノードＸ１の充電が遅い。この結果、デジタル信号に比べてアナログ信号では、出力信号波形が歪むといった問題が長期間に渡って高頻度で発生する恐れがある。

同様に、フローティングの構成の場合の上述の充電電流に伴う問題は、出力回路１００Ａの入出力信号が、振幅一定の変調信号（例えばＮＲＺ（Non Return to Zero）信号）ではなく、多値振幅の変調信号（例えば４－ＰＡＭ（Pulse Amplitude Modulation）信号）の場合、より深刻になる可能性がある。これは、振幅一定の変調信号に比べて多値振幅の変調信号の方が、入出力信号が最大となる頻度が低いからである。この結果、ダイオード６１ａ，６２ａまたはダイオード６１ｂ，６２ｂを介したノードＸ１の充電が遅くなり、振幅一定の変調信号に比べて多値振幅の変調信号では、出力信号波形が歪むといった問題が長期間に渡って高頻度で発生する恐れがある。

本実施形態では、例えば、入出力信号としてＱＡＭ信号を用いる。すなわち、入出力信号が多値振幅のアナログ変調信号であるため、フローティングの構成の場合の上述の充電電流に伴う問題がより深刻になる可能性がある。しかしながら、本実施形態では、ノードＸ１がノードＸ２に電気的に接続されることにより、抵抗素子２３ａ，２３ｂによってノードＸ１が出力コモンモード電圧でバイアスされるため、そのような問題は生じにくい。なお、出力信号による信号出力端子９２ａ，９２ｂの電圧変化がダイオード６１ａ，６２ａ，６１ｂ，６２ｂの立ち上がり電圧よりも大きい場合、ダイオードの段数を増やす構成を採る、例えば、ダイオード６１ａ，６２ａ，６１ｂ，６２ｂを３段以上のダイオードを含むような構成に変更することで、ダイオードのターンオンを回避することが可能である。

このように、出力回路１００Ａの構成によれば、ＥＳＤが発生した際の放電経路がＥＳＤ保護用ダイオードと抵抗素子とによって構成されることで、出力回路１００ＡのＥＳＤ保護がより確実になり、高信頼化が可能である。また、クランプ回路８１を出力コモンモード電圧でバイアスすることにより、ＥＳＤ保護用ダイオードの寄生容量の増加及びターンオンを防ぐことができ、高品質な高速信号変調が可能である。この結果、高品質な高速変調動作が可能な高信頼度の出力回路１００Ａが実現可能となっている。

ＥＳＤ保護回路８２内のクランプ回路８１の構成は適宜変更されてよい。例えば、ローパスフィルタの構成の検出回路は、抵抗素子とコンデンサの接続位置を入れ替えたハイパスフィルタ、あるいは、コンデンサが直列接続された容量分圧回路の構成に変更されてよい。この場合、検出回路の出力電圧は、ノードＸ１とほぼ同時に変化し、一定期間経過後にゼロに戻る。そのため、クランプ回路８１にいては、インバータ回路が省略されるか、インバータ回路が２段以上の偶数段で構成される。

また、本変形例の出力回路１００Ａには、さらに抵抗素子２５及びＥＳＤ保護回路８４が設けられている。

抵抗素子２５は、接続ノード９５とバイアス供給端子９４との間に挿入された所定の抵抗値（例えば、１ｋΩ）の抵抗素子である。このような素子の存在により、例えば正のＥＳＤ電圧が信号出力端子９２ａ，９２ｂに発生した場合、抵抗素子２１ａ，２１ｂ，２２ａ，２２ｂ，２５を介してバイポーラトランジスタ１１ａ，１１ｂのベースが充電されるため、バイポーラトランジスタ１１ａ，１１ｂのコレクタ・ベース間電圧の上昇が抑制される。また、バイポーラトランジスタ１１ａ，１１ｂのベース・エミッタ間電圧が上昇すると、コレクタ電流が流れてエミッタも充電されるため、バイポーラトランジスタ１１ａ，１１ｂのベース・エミッタ間電圧の上昇も抑制される。

ＥＳＤ保護回路８４は、ダイオード６４，６５、クランプ回路８３、接地端子７０ｆ，７０ｇ、及び電源端子７５を含む。ダイオード６４は接続ノード９５と電源端子７５との間に、ダイオード６５は接続ノード９５と接地端子７０ｆとの間に、クランプ回路８３は電源端子７５と接地端子７０ｇとの間に、それぞれ接続されている。

上記構成の出力回路１００Ａでは、バイポーラトランジスタ１１ａ，１１ｂのベースが外部電源から切り離されているため、ＥＳＤ発生時にベース－コレクタ間電圧が最大定格を超え、バイポーラトランジスタ１１ａ，１１ｂが故障する恐れがあった。ＥＳＤ保護回路８４の存在により、バイポーラトランジスタ１１ａ，１１ｂのベース電圧の上昇が抑制される。このようにして、バイポーラトランジスタ１１ａ，１１ｂの故障リスクを低減することが可能である。

ここで、接続ノード９５には、例えば２．５Ｖの電圧が発生し、電源端子７５には、内部電源から例えば３．３Ｖが供給されている。この場合、ダイオード６４のアノード－カソード間の逆バイアス電圧は例えば０．８Ｖとなり、ダイオード６４はターンオンしない。なお、接続ノード９５と電源端子７５との間に複数のダイオードを直列接続しても良い。

このように、本変形例では、上記実施形態に比べてバイポーラトランジスタ１１ａ，１１ｂの故障リスクの低減が可能である。これにより、高品質な高速変調が可能な高信頼度の出力回路が実現可能である。また、出力回路１００Ａは抵抗素子２５を含んでいる。このような構成により、信号出力端子９２ａ，９２ｂに正のＥＳＤ電圧が発生した場合、バイポーラトランジスタ１１ａ，１１ｂのコレクタ・ベース間電圧及びベース・エミッタ間電圧の上昇が抑制される。これにより、ＥＳＤ電圧の発生によるバイポーラトランジスタ１１ａ，１１ｂの故障のリスクを低減することができる。

図１０は、別の変形例に係る出力回路１００Ｂの構成を示す回路図である。出力回路１００Ｂの上記実施形態に係る出力回路１００との相違点は、シングルエンド信号を増幅する構成、すなわち、出力回路１００のうちの片相の信号を増幅する構成のみを含む点である。すなわち、出力回路１００Ｂは、信号入力端子９１、信号出力端子９２、バイアス供給端子９４、接続ノード９５、接地端子７０ａ、バイポーラトランジスタ１０，１１，１２、抵抗素子２０，２１，２２、キャパシタ３１、インダクタ４０，４１を有する。ここで、シングルエンドの構成では、電流源５０は必ずしも必要ではなく、バイポーラトランジスタ１３は除かれている。また、バイポーラトランジスタ１２のベースにバイアスを供給するための電源回路として接続ノード９５と接地端子７０ｂとの間に接続される直流電源５９が設けられる。抵抗素子２１，２２、接続ノード９５、キャパシタ３１、及び直流電源５９によってバイアス供給回路８０Ｂが構成される。このような構成の出力回路１００Ｂは、信号出力端子９２が外部電源１０６によって所定電圧が印加された外部負荷１０２Ｂに接続される。

図１１は、別の変形例に係る出力回路１００Ｂの構成を示す回路図である。この変形例においては、図１０に示す構成に比較して、バイポーラトランジスタ１２のベースにバイアスを供給するバイアス供給回路８０Ｂの構成が異なる。すなわち、接続ノード９５と接地端子７０ｂとの間に接続される電流源５１と、接続ノード９５と接地端子７０ｈとの間に接続されるキャパシタ３３とを含む。このようなバイアス供給回路８０Ｂの構成によっても、バイポーラトランジスタ１２のベースにバイアスを供給できる。

上記変形例にかかる出力回路１００Ｂは、外部負荷として、ＬＮ変調器、ＥＡ（Electro-Absorption）変調器等が対象とされうる。

また、本実施形態の出力回路１００は、オープンコレクタ回路の構成とされているが、出力回路１００の動作に影響がない場合は、信号出力端子９２ａ，９２ｂと、内部電源あるいは接地端子との間に抵抗素子が挿入されてもよい。例えば、外部負荷１０２の負荷抵抗１０４ａ，１０４ｂの１０倍以上大きな抵抗（例えば３００Ω）を、信号出力端子９２ａと内部電源（例えば３．３Ｖ）、及び、信号出力端子９２ｂと内部電源の間に挿入することが可能である。この場合、合成負荷抵抗は負荷抵抗１０４ａ，１０４ｂの約９０％となる。このような回路も実質的にオープンコレクタ回路と見なすことができる。

９１，９１ａ，９１ｂ…信号入力端子
９２，９２ａ，９２ｂ…信号出力端子
９６ａ，９６ｂ，１３０ａ，１３０ｂ…入力端子
９７ａ，９７ｂ，１３１ａ，１３１ｂ…出力端子
１３…バイポーラトランジスタ（電流源）
１０，１０ａ，１０ｂ…バイポーラトランジスタ（第１のトランジスタ、第１のトランジスタ、第２のトランジスタ）
１１，１１ａ，１１ｂ…バイポーラトランジスタ（第２のトランジスタ、第３のトランジスタ、第４のトランジスタ）
１２，１２ａ，１２ｂ…バイポーラトランジスタ（第３のトランジスタ、第５のトランジスタ、第６のトランジスタ）
１４ａ，１４ｂ，１５ａ，１５ｂ，１６ａ，１６ｂ…バイポーラトランジスタ
４０，４０ａ，４０ｂ…インダクタ（第１のインダクタ、第１のインダクタ、第２のインダクタ）
４１，４１ａ，４１ｂ…インダクタ（第２のインダクタ、第３のインダクタ、第４のインダクタ）
８０，８０Ｂ…バイアス供給回路
９５…接続ノード
２１，２１ａ，２１ｂ…抵抗素子（第２の抵抗素子、第２の抵抗素子、第４の抵抗素子）
２２，２２ａ，２２ｂ…抵抗素子（第１の抵抗素子、第１の抵抗素子、第３の抵抗素子）
２０，２０ａ，２０ｂ，２３ａ，２３ｂ，２４，２５，２６ａ，２６ｂ，２７ａ，２７ｂ…抵抗素子
３１，３３…キャパシタ
３１ａ，３１ｂ…キャパシタ（第１のキャパシタ、第２のキャパシタ）
５０，５１…電流源（バイアス電源）
５３，５４，５５…ＭＯＳトランジスタ
５６，５７，５８…電流源
５９…直流電源（バイアス電源）
６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂ，６４，６５…ダイオード
７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆ，７０ｇ，７０ｈ，７１ａ，７１ｂ，７１ｃ…接地端子
７５，７６ａ，７６ｂ，７６ｃ，７６ｄ…電源端子
８１，８３…クランプ回路
８２，８４…ＥＳＤ保護回路
８５…差動増幅器
８６…エミッタフォロア
９３，９４，９８…バイアス供給端子
１００，１００Ａ，１００Ｂ…出力回路（駆動回路）
１１０…入力回路（増幅回路）
２００…駆動回路（半導体集積回路）
１０２，１０２Ｂ…外部負荷
１０３ａ，１０３ｂ，１０３ｃ…接続端子
１０４ａ，１０４ｂ…負荷抵抗
１０５ａ，１０５ｂ，１０５ｃ…電気配線
１０６…外部電源
３００…光変調装置
４００…光送信モジュール
５００…光送受信モジュール
６００…受信回路
７００…受光装置
Ｘ１，Ｘ２，Ｙ，Ｚ…ノード

Claims (7)

1. それぞれ入力信号を入力する第１の入力端子および第２の入力端子と、
   それぞれ出力信号を出力する第１の出力端子および第２の出力端子と、
   電流を供給する電流源と、
   前記第１の入力端子に接続される第１の制御端子と、前記電流源を介して電源電位に接続される第１の電流端子と、第２の電流端子と、を有する第１のトランジスタと、
   前記第２の入力端子に接続される第２の制御端子と、前記電流源を介して前記電源電位に接続される第３の電流端子と、第４の電流端子と、を有する第２のトランジスタと、
   第１のバイアス電圧が印加される第３の制御端子と、前記第２の電流端子に接続される第５の電流端子と、第６の電流端子と、を有する第３のトランジスタと、
   前記第１のバイアス電圧が印加される第４の制御端子と、前記第４の電流端子に接続される第７の電流端子と、第８の電流端子と、を有する第４のトランジスタと、
   それぞれ第１のインダクタンスを有する第１のインダクタおよび第２のインダクタと、
   それぞれ前記第１のインダクタンスよりも大きい第２のインダクタンスを有する第３のインダクタおよび第４のインダクタと、
   第２のバイアス電圧が印加される第５の制御端子と、前記第６の電流端子に前記第１のインダクタを介して接続される第９の電流端子と、前記第１の出力端子に前記第３のインダクタを介して接続される第１０の電流端子と、を有する第５のトランジスタと、
   前記第２のバイアス電圧が印加される第６の制御端子と、前記第８の電流端子に前記第２のインダクタを介して接続される第１１の電流端子と、前記第２の出力端子に前記第４のインダクタを介して接続される第１２の電流端子と、を有する第６のトランジスタと、
   前記第２のバイアス電圧を生成するバイアス供給回路と、
   を備え、
   前記バイアス供給回路は、
   接続ノードと、
   前記第１０の電流端子と前記第５の制御端子との間に接続される第１の抵抗素子と、
   前記第５の制御端子と前記接続ノードとの間に接続される第２の抵抗素子と、
   前記第５の制御端子と前記接続ノードとの間に接続される第１のキャパシタと、
   前記第１２の電流端子と前記第６の制御端子との間に接続される第３の抵抗素子と、
   前記第６の制御端子と前記接続ノードとの間に接続される第４の抵抗素子と、
   前記第６の制御端子と前記接続ノードとの間に接続される第２のキャパシタと、
   前記接続ノードと前記電源電位との間に接続されるバイアス電源と、
   を有する、
   駆動回路。
2. 前記第３の制御端子および前記第４の制御端子のそれぞれには、前記第１のバイアス電圧として、直流電圧が印加され、
   前記第５の制御端子および前記第６の制御端子のそれぞれには、前記第２のバイアス電圧として、前記第１０の電流端子の電位および前記第１２の電流端子の電位に応じて変化する電圧が印加される、
   請求項１に記載の駆動回路。
3. 前記第１のインダクタおよび前記第２のインダクタはそれぞれ配線をスパイラル状に形成した素子である、
   請求項１または請求項２に記載の駆動回路。
4. 前記第３のインダクタおよび前記第４のインダクタはそれぞれ配線をスパイラル状に形成した素子である、
   請求項１から請求項３のいずれか１項に記載の駆動回路。
5. 前記第１０の電流端子と前記第９の電流端子との間を流れる電流は、前記第１０の電流端子から前記第９の電流端子に向かって流れ、前記第１２の電流端子と前記第１１の電流端子との間を流れる電流は、前記第１２の電流端子から前記第１１の電流端子に向かって流れるように前記第１のインダクタンスおよび前記第２のインダクタンスが設定されている、
   請求項１から請求項４のいずれか１項に記載の駆動回路。
6. 一端が前記接続ノードに接続され、他端が前記第３の制御端子および前記第４の制御端子に接続される抵抗素子を備える、
   請求項１に記載の駆動回路。
7. 請求項１から請求項６のいずれか１項に記載の駆動回路と、
   入力信号を増幅して前記駆動回路に出力する増幅回路と、
   を備える半導体集積回路。

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