JP7550997B2 - ゲート駆動回路 - Google Patents

Description

本開示は、ゲート駆動回路に関する。

従来、電力変換装置などに使用されるスイッチング素子には、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子が用いられる。これらのスイッチング素子は、駆動回路の出力電圧を受けてスイッチング動作を行う。また、これらのスイッチング素子は、ターンオンおよびターンオフの際にスイッチング損失を発生する。

スイッチング素子をトーテムポール型に構成したインバータ、コンバータなどでは、一方のスイッチング素子のダイオードに電流が流れているタイミングにおいて対となる他方のスイッチング素子がオンになると、一方のスイッチング素子のダイオードで逆回復動作が発生し、高いサージ電圧が発生することが知られている。高いサージ電圧は、スイッチング素子の耐電圧を超えてスイッチング素子を破壊するおそれがある。また、高いサージ電圧は、ノイズとして他の機器を誤動作させるおそれがある。このようなサージ電圧については、スイッチング素子のスイッチング速度を遅くすることで、抑制することが可能である。

スイッチング素子のスイッチング速度は、スイッチング素子のゲート端子に接続されるゲート抵抗の抵抗値の調整、ゲート端子に印加されるゲート電圧の調整などによって変更可能である。スイッチング素子については、サージ電圧が問題ない範囲になるようなゲート抵抗の抵抗値を選択しつつ、スイッチング損失の増加を最小化することが望ましい。例えば、特許文献１には、スイッチング素子のスイッチングの過渡期にゲート抵抗を切り替えることによって、スイッチングノイズを低減する技術が開示されている。

特開平１０－３２９７６号公報

しかしながら、上記従来の技術によれば、ゲート抵抗を切り替えるために追加のスイッチおよびゲート抵抗が必要になり、回路規模が増大する、という問題があった。

本開示は、上記に鑑みてなされたものであって、回路規模の増大を抑制しつつ、サージ電圧を抑制し、スイッチング損失の増加を抑制可能なゲート駆動回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本開示は、第１の主スイッチング素子および第２の主スイッチング素子が直列に接続され、第１の主スイッチング素子を駆動対象とするゲート駆動回路である。ゲート駆動回路は、第１の主スイッチング素子をターンオフに維持する状態からターンオンに変化させる状態にして第１の主スイッチング素子のドレインソース電圧が下がり切ってターンオンが完了するまでのターンオン動作の期間において、第１の主スイッチング素子のドレインソース電圧が変動しているときに、規定された期間、第１の主スイッチング素子のゲート端子への出力をハイインピーダンス状態にし、規定された期間終了後、規定された期間開始前のターンオン動作の状態に戻して第１の主スイッチング素子のターンオンが完了するまでターンオン動作を継続する制御部と、規定された期間の開始のトリガとなるタイミングを検出する検出部と、を備える。規定された期間は、第１の主スイッチング素子のゲート電流が一旦０になるまで、または、第１の主スイッチング素子のドレインソース電圧の変化および第２の主スイッチング素子のドレインソース電圧の変化が一旦停止するまで続く。検出部は、第１の主スイッチング素子に流れる電流の第１の電流値が、第１の主スイッチング素子がターンオフを維持する状態のときに第２の主スイッチング素子に流れていた電流の第２の電流値を超えてピークに達し、収束するために第１の電流値が下がり始めたタイミングを規定された期間の開始のトリガとなるタイミングとして検出し、規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を制御部に出力する。制御部は、信号を取得して規定された遅延時間が経過してからの規定された期間、第１の主スイッチング素子のゲート端子への出力をハイインピーダンス状態にすることを特徴とする。

本開示のゲート駆動回路は、回路規模の増大を抑制しつつ、サージ電圧を抑制し、スイッチング損失の増加を抑制できる、という効果を奏する。

実施の形態１に係るゲート駆動回路の構成例を示す図 実施の形態１に係るゲート駆動回路を備える電力変換システムの構成例を示す図 実施の形態１に係るゲート駆動回路の動作の状態を示すタイミングチャート 実施の形態１に係るゲート駆動回路の動作を示すフローチャート 実施の形態１に係るゲート駆動回路を実現する処理回路をプロセッサおよびメモリで構成する場合の処理回路の構成の一例を示す図 実施の形態１に係るゲート駆動回路を実現する処理回路を専用のハードウェアで構成する場合の処理回路の構成の一例を示す図 実施の形態２に係るゲート駆動回路の構成例を示す図 実施の形態３に係るゲート駆動回路の構成例を示す図

以下に、本開示の実施の形態に係るゲート駆動回路を図面に基づいて詳細に説明する。

実施の形態１．
図１は、実施の形態１に係るゲート駆動回路１００の構成例を示す図である。ゲート駆動回路１００は、図１に示すように、主スイッチング素子１０１，１０２がトーテムポール型、すなわち直列に接続されたシステムにおいて、主スイッチング素子１０１を駆動対象とする。以降の説明において、主スイッチング素子１０１を第１の主スイッチング素子と称し、主スイッチング素子１０２を第２の主スイッチング素子と称することがある。図１では図示を省略しているが、図示しない別のゲート駆動回路１００が、主スイッチング素子１０２を駆動対象としている。

図２は、実施の形態１に係るゲート駆動回路１００を備える電力変換システム２００の構成例を示す図である。図２において、ゲート駆動回路１００ａ～１００ｆは図１に示すゲート駆動回路１００と同様の構成であり、主スイッチング素子１０１ａ～１０１ｃは図１に示す主スイッチング素子１０１と同様の構成であり、主スイッチング素子１０２ａ～１０２ｃは図１に示す主スイッチング素子１０２と同様の構成である。電力変換システム２００は、直流電源１５０から供給される直流電力を、モータ１６０などの負荷に出力する交流電力に変換する３相インバータシステムである。なお、直流電源１５０については、交流電力を出力する系統電源、および交流電力を整流する整流回路などによって構成されてもよい。

ゲート駆動回路１００が駆動対象とする主スイッチング素子１０１，１０２は、電力用半導体素子であり、例えば、ＩＧＢＴであるが、ＭＯＳＦＥＴなどの他の電圧駆動型のスイッチング素子であってもよい。主スイッチング素子１０１，１０２は、ＩＧＢＴで構成される場合、スイッチングを行う半導体にダイオードが逆並列に接続される。主スイッチング素子１０１，１０２は、ＭＯＳＦＥＴで構成される場合、スイッチングを行う半導体に逆並列に接続されるダイオードはＭＯＳＦＥＴのボディダイオードで代用させることも可能である。

次に、図１を用いて、主スイッチング素子１０１を駆動対象とするゲート駆動回路１００の構成について詳細に説明する。本実施の形態において、ゲート駆動回路１００は、一例として、一般的な定電圧駆動回路を適用したものである。ゲート駆動回路１００は、図１に示すように、スイッチング素子１，２と、ゲート抵抗３，４と、検出部６と、直流電源１２，１３と、制御部１５と、を備える。制御部１５は、制御回路５を備える。

スイッチング素子１は、一端が第１の直流電源である直流電源１２に接続され、他端からゲート抵抗３を介して主スイッチング素子１０１のゲート端子に電圧を出力可能な第１のスイッチング素子である。

スイッチング素子２は、一端が第２の直流電源である直流電源１３に接続され、他端からゲート抵抗４を介して主スイッチング素子１０１のゲート端子に電圧を出力可能な第２のスイッチング素子である。

ゲート抵抗３は、主スイッチング素子１０１のスイッチング速度を調整するためのゲート抵抗である。

ゲート抵抗４は、主スイッチング素子１０１のスイッチング速度を調整するためのゲート抵抗である。

直流電源１２は、主スイッチング素子１０１のゲート端子に正の電圧を印加するための第１の直流電源である。直流電源１２は、スイッチング素子１およびゲート抵抗３を介して、主スイッチング素子１０１のゲート端子に接続されている。

直流電源１３は、主スイッチング素子１０１のゲート端子に負の電圧を印加するための第２の直流電源である。直流電源１３は、スイッチング素子２およびゲート抵抗４を介して、主スイッチング素子１０１のゲート端子に接続されている。

本実施の形態において、スイッチング素子１，２は、一例として、ＭＯＳＦＥＴとしている。ここで、直流電源１２から主スイッチング素子１０１のゲート端子に印加される正の電圧を第１の電圧Ｖ１とし、直流電源１３から主スイッチング素子１０１のゲート端子に印加される負の電圧を第２の電圧Ｖ２とすると、以下の式（１）の関係が成り立つ。

Ｖ１＞主スイッチング素子１０１のミラー電圧＞Ｖ２ …（１）

主スイッチング素子１０１のミラー電圧とは、主スイッチング素子１０１をターンオンする際に主スイッチング素子１０１のゲート電圧Ｖｇｓが一時的にフラットになるときの電圧である。

制御部１５において、制御回路５は、ゲート駆動回路１００から主スイッチング素子１０１のゲート端子に印加される電圧を制御するため、スイッチング素子１，２の動作を制御する。

制御部１５は、主スイッチング素子１０１をターンオフに維持する状態からターンオンに変化させる状態にして主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が下がり切ってターンオンが完了するまでのターンオン動作の期間において、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が変動しているときに、ワンショット、すなわち規定された期間、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。制御部１５は、規定された期間終了後、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態から規定された期間開始前のターンオン動作の状態に戻して主スイッチング素子１０１のターンオンが完了するまでターンオン動作を継続する。

本実施の形態において、制御部１５の制御回路５は、スイッチング素子１およびスイッチング素子２のオンオフを個別に制御して、主スイッチング素子１０１のゲート端子に出力する電圧を制御し、または、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。制御部１５の制御回路５の詳細な動作については後述する。

検出部６は、制御部１５が主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする規定された期間の開始のトリガとなるタイミングを検出する。本実施の形態において、検出部６は、主スイッチング素子１０１のゲート駆動状態を切り替えるタイミングを生成するための基準信号の一例として、リアクトル７に発生する電圧から主スイッチング素子１０１に流れている電流の状態を判定し、主スイッチング素子１０１に流れている電流が規定された状態になったときにワンパルスだけ信号を発生する回路を備えている。なお、検出部６が検出するタイミング、および制御部１５が主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする規定された期間の開始タイミングについては、一致していなくてもよい。実際には、これら２つのタイミングの間には、検出部６が規定された期間の開始のトリガとなるタイミングを検出してから信号を出力するまでの処理時間、制御部１５が検出部６から信号を取得してから実際に主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にするまでの処理時間などの遅延時間が含まれる。

リアクトル７は、ゲート駆動回路１００の外部において、主スイッチング素子１０１が実装される基板などに外付け部品として実装されてもよいし、主スイッチング素子１０１が実装される基板の配線部分にある寄生のインダクタンス成分を活用してもよい。

次に、ゲート駆動回路１００の動作について、図３のタイミングチャートを用いて説明する。図３は、実施の形態１に係るゲート駆動回路１００の動作の状態を示すタイミングチャートである。図３は、上から順に、主スイッチング素子１０１のゲートソース間の電圧であるゲート電圧Ｖｇｓ、制御部１５がスイッチング素子１をオンオフさせる駆動信号Ｖｇ１、制御部１５がスイッチング素子２をオンオフさせる駆動信号Ｖｇ２、主スイッチング素子１０１のドレイン電流Ｉｄ１、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１、主スイッチング素子１０２のドレインソース電圧Ｖｄｓ２、および主スイッチング素子１０１のゲート電流Ｉｇ１を示している。なお、図３において、横軸は時間を示している。図４は、実施の形態１に係るゲート駆動回路１００の動作を示すフローチャートである。

制御回路５は、時刻ｔ０でスイッチング素子１に対する駆動信号Ｖｇ１をハイ（Ｈ）にしてスイッチング素子１をオンにする（ステップＳ１）。これにより、主スイッチング素子１０１のゲート端子にはゲート電圧Ｖｇｓとして第１の電圧Ｖ１がゲート抵抗３を介して印加され、主スイッチング素子１０１は、通常通りのスイッチング速度でターンオンする。ここで、通常通りのスイッチング速度とは、オン状態で印加すべき第１の電圧Ｖ１でターンオンさせたときのスイッチング速度である。

時刻ｔ１で主スイッチング素子１０１のゲート電圧Ｖｇｓがミラー電圧に到達すると、主スイッチング素子１０１は、ゲート端子には電荷の注入が継続されつつ、ゲート電圧Ｖｇｓが上がらない状態で導通特性が変化する。

このとき、主スイッチング素子１０１のドレイン電流Ｉｄ１が徐々に上昇し、時刻ｔ２において、対アームの主スイッチング素子１０２に流れていたドレイン電流Ｉｄ２まで上昇する。その後、主スイッチング素子１０１のドレイン電流Ｉｄ１は、一旦オーバーシュートし、振動減衰しながら電流の転流が完了する。ここで、検出部６は、主スイッチング素子１０１の駆動状態から、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする規定された期間の開始のトリガとなるタイミングを検出する（ステップＳ２）。本実施の形態では、検出部６は、ドレイン電流Ｉｄ１がオーバーシュートし、振動減衰したときの変化を検出し、制御部１５の制御回路５に対して、ワンショットだけ規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を出力する。実際には、検出部６がドレイン電流Ｉｄ１の振動減衰の変化を検出してから信号を出力するまでには、遅延時間が含まれるものとする。また、時刻ｔ２において、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が低下し始める。

検出部６が検出遅延後にワンショットの信号を出力し、制御回路５の応答遅延を加えた時刻ｔ３において、制御回路５は、駆動信号Ｖｇ１をワンショット、すなわち規定された期間だけロー（Ｌ）に下げ、スイッチング素子１をオフにしてゲート駆動回路１００から主スイッチング素子１０１のゲート端子への出力をハイインピーダンスの状態にする（ステップＳ３）。これにより、ゲート駆動回路１００から主スイッチング素子１０１のゲート端子への電荷の注入または放電が一旦停止され、図３に示すようにゲート電流Ｉｇ１が０になる。このとき、主スイッチング素子１０１の導通特性の変化が一旦停止することになり、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１および主スイッチング素子１０２のドレインソース電圧Ｖｄｓ２の変化も一旦停止する。

このように、本実施の形態において、検出部６は、主スイッチング素子１０１に流れる電流の第１の電流値であるドレイン電流Ｉｄ１が、主スイッチング素子１０１がターンオフを維持する状態のときに主スイッチング素子１０２に流れていた電流の第２の電流値であるドレイン電流Ｉｄ２を超えてピークに達し、収束するために第１の電流値であるドレイン電流Ｉｄ１が下がり始めたタイミングを規定された期間の開始のトリガとなるタイミングとして検出する。検出部６は、規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を制御部１５の制御回路５に出力する。このとき、検出部６は、規定された期間の開始のトリガとなるタイミングを検出すると、制御部１５の制御回路５に対して、前述の信号として検出前と異なる状態のパルス信号を規定された期間出力する。なお、検出部６がパルス信号を出力する規定された期間は、ゲート駆動回路１００が主スイッチング素子１０１のゲート端子への出力をハイインピーダンスの状態にする規定された期間と同じであってもよいし、異なっていてもよい。制御部１５の制御回路５は、検出部６から信号を取得して規定された遅延時間が経過してからの規定された期間、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。

制御回路５は、その後、時刻ｔ４において駆動信号Ｖｇ１をＨに戻すと、ゲート駆動回路１００からの駆動が再開され、主スイッチング素子１０１のゲート端子への電荷の注入も再開され、主スイッチング素子１０１のスイッチングが再開される。すなわち、制御回路５は、規定された期間終了後、主スイッチング素子１０１のターンオン動作の状態を、規定された期間開始前のターンオン動作の状態に戻す（ステップＳ４）。

その後、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１は低下し続け、時刻ｔ５において、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１は主スイッチング素子１０１のオン電圧である０～数Ｖまで下がり切り、対となる主スイッチング素子１０２のドレインソース電圧Ｖｄｓ２は最大値になる。このとき、主スイッチング素子１０２のドレインソース電圧Ｖｄｓ２のサージ電圧、リンギング電圧などは、一般的なスイッチング方式と異なり、電圧が低く、電圧振動の収束が速い。

なお、本実施の形態では、主スイッチング素子１０１のスイッチング動作の途中で一旦スイッチング動作を止めることになることから、主スイッチング素子１０１のスイッチング損失の増加を招く。しかしながら、時刻ｔ３から時刻ｔ４までの期間は数十ｎｓから数百ｎｓ以下であり、損失への影響は小さい。

また、ゲート駆動回路１００は、オフパルスとなる負電圧を出力することによってゲート電荷を引き抜いているわけでもないので、主スイッチング素子１０１の導通特性の悪化もなく、損失の増加は少ない。

さらに、主スイッチング素子１０２のドレインソース電圧Ｖｄｓ２のステップが発生するタイミングを時刻ｔ５の直近、すなわち主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が０Ｖになるタイミングに近いところにすることで、主スイッチング素子１０２のスイッチング損失の悪化を最小限にすることが可能である。

また、時刻ｔ３から時刻ｔ４までの期間以外における主スイッチング素子１０１のゲート端子への電荷の注入速度は通常のスイッチング動作と同一であるので、時刻ｔ３から時刻ｔ４までの期間以外での主スイッチング素子１０１のスイッチング損失の悪化もない。

このように、ゲート駆動回路１００は、ゲート抵抗を切り替えるような切り替え回路を不要としつつ、主スイッチング素子１０２におけるリンギング電圧を抑制しつつ、主スイッチング素子１０１および主スイッチング素子１０２におけるスイッチング損失の増加を抑制することができる。

つづいて、実施の形態１に係るゲート駆動回路１００のハードウェア構成について説明する。ゲート駆動回路１００において、スイッチング素子１，２は前述のようにＭＯＳＦＥＴなどの半導体素子である。ゲート抵抗３，４は所望の抵抗値を有する抵抗である。直流電源１２，１３は直流電力を出力可能な電源回路である。検出部６および制御回路５は処理回路により実現される。処理回路は、プログラムを格納するメモリ、およびメモリに格納されるプログラムを実行するプロセッサであってもよいし、専用のハードウェアであってもよい。

図５は、実施の形態１に係るゲート駆動回路１００を実現する処理回路をプロセッサ９１およびメモリ９２で構成する場合の処理回路９０の構成の一例を示す図である。図５に示す処理回路９０は、プロセッサ９１およびメモリ９２を備える。処理回路９０がプロセッサ９１およびメモリ９２で構成される場合、処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、ゲート駆動回路１００の処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能をゲート駆動回路１００に実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。

ここで、プロセッサ９１は、例えば、ＣＰＵ（Central Processing Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital Signal Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ROM）、ＥＥＰＲＯＭ（登録商標）（Electrically EPROM）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital Versatile Disc）などが該当する。

図６は、実施の形態１に係るゲート駆動回路１００を実現する処理回路を専用のハードウェアで構成する場合の処理回路９３の構成の一例を示す図である。図６に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、またはこれらを組み合わせたものが該当する。処理回路９３については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路９３は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。

以上説明したように、本実施の形態によれば、ゲート駆動回路１００は、主スイッチング素子１０１をターンオフに維持する状態からターンオンに変化させる状態にして主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が下がり切ってターンオンが完了するまでのターンオン動作の期間において、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が変動しているときに、規定された期間、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。ゲート駆動回路１００は、規定された期間終了後、規定された期間開始前のターンオン動作の状態に戻して主スイッチング素子１０１のターンオンが完了するまでターンオン動作を継続することとした。これにより、ゲート駆動回路１００は、回路規模の増大を抑制しつつ、主スイッチング素子１０１，１０２が直列に接続されたシステムにおいて、主スイッチング素子１０２のサージ電圧を抑制し、主スイッチング素子１０１，１０２のスイッチング損失の増加を抑制することができる。

本実施の形態では、ゲート駆動回路１００は、最初に通常の第１の電圧Ｖ１を使用することで、一般的な駆動方法と同等のスイッチング損失を目指しつつ、主スイッチング素子１０１のゲート電圧Ｖｇｓがミラー電圧になり、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が変化する途中で、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。これにより、主スイッチング素子１０１と対になる主スイッチング素子１０２で発生するドレインソース電圧Ｖｄｓ２の電圧変化が、電圧上昇中に一旦停止する。ゲート駆動回路１００は、その後、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする前の駆動状態に戻すことで、一般的な駆動方法と比較して、主スイッチング素子１０２におけるリンギング電圧を抑制しつつ、主スイッチング素子１０１，１０２でのスイッチング損失の増加を抑制することができる。

実施の形態２.
実施の形態２では、ゲート駆動回路において、制御部がバッファ部を備える場合について説明する。

図７は、実施の形態２に係るゲート駆動回路１１０の構成例を示す図である。ゲート駆動回路１１０は、図７に示すように、主スイッチング素子１０１，１０２がトーテムポール型、すなわち直列に接続されたシステムにおいて、主スイッチング素子１０１を駆動対象とする。なお、図示は省略するが、ゲート駆動回路１１０は、実施の形態１のゲート駆動回路１００と同様、図２に示すような電力変換システム２００への適用が可能である。

実施の形態２のゲート駆動回路１１０は、実施の形態１のゲート駆動回路１００に対して、制御部１５を制御部１５ａに置き換えたものである。制御部１５ａは、制御回路５ａと、バッファ部９と、を備える。

制御回路５ａは、スイッチング素子１，２のオンオフを制御する制御信号を出力する。制御回路５ａは、実施の形態１の制御回路５と異なり、バッファ部９を介して、スイッチング素子１，２の動作を制御する。一般的に、制御回路５ａは、スイッチング素子１，２を駆動するために必要な電流電圧を出力できないことが多い。そのため、制御部１５ａは、制御回路５ａからの制御信号をバッファ部９で増幅し、スイッチング素子１，２の動作を制御する。

バッファ部９は、制御回路５ａからの制御信号を増幅してスイッチング素子１，２をオンオフする。バッファ部９は、例えば、ハーフブリッジ型ゲートドライバＩＣ（Integrated Circuit）などによって構成されるバッファ回路である。また、本実施の形態において、バッファ部９は、ｅｎａｂｌｅ端子またはリセット端子と呼ばれる制御端子を有する。バッファ部９は、この制御端子の論理が操作されることで、バッファ部９からスイッチング素子１，２への両方の出力をＬに下げることができる。なお、図７では、バッファ部９がｅｎａｂｌｅ端子を有する例を示している。

検出部６は、動作自体は実施の形態１のときと同様の動作を行うが、規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を、制御回路５ａではなくバッファ部９のｅｎａｂｌｅ端子に出力する。

バッファ部９は、検出部６から取得した規定された期間の開始のトリガとなるタイミングを検出したことを示す信号に基づいて、スイッチング素子１，２の動作を制御し、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする機能を有する。バッファ部９が備えるｅｎａｂｌｅ端子は、本来、異常発生時、制御電源喪失時などにおいて利用する制御端子である。しかしながら、本実施の形態では、あえて検出部６からの信号の出力先をバッファ部９のｅｎａｂｌｅ端子にする。これにより、バッファ部９は、ハイサイド側およびローサイド側の両方の出力、すなわちスイッチング素子１，２に対する両方の出力をＬに固定することができ、ゲート駆動回路１１０から主スイッチング素子１０１のゲート端子への出力をハイインピーダンスの状態にすることが可能である。

その他の構成の動作は、実施の形態１のときと同様である。また、実施の形態２の制御部１５ａとしての動作は、実施の形態１の制御部１５の動作と同様である。そのため、各構成の具体的な動作の説明については省略する。

以上説明したように、本実施の形態によれば、ゲート駆動回路１１０は、制御回路５ａおよびバッファ部９によって制御部１５ａを構成することとした。この場合においても、実施の形態１のゲート駆動回路１００と同様の効果を得ることができる。さらに、ゲート駆動回路１１０は、検出部６からの信号をバッファ部９が取得する構成とすることで、制御回路５ａについては既存のものを利用することができ、また、応答遅れ分がなくなるため高速な応答が可能となり、ハイインピーダンス状態の切り替えタイミングの高速化も図ることが可能となる。

実施の形態３.
実施の形態１，２では、定電圧駆動方式のゲート駆動回路について説明した。実施の形態３では、定電流回路を用いたゲート駆動回路について説明する。

図８は、実施の形態３に係るゲート駆動回路１２０の構成例を示す図である。ゲート駆動回路１２０は、図８に示すように、主スイッチング素子１０１，１０２がトーテムポール型、すなわち直列に接続されたシステムにおいて、主スイッチング素子１０１を駆動対象とする。なお、図示は省略するが、ゲート駆動回路１２０は、実施の形態１のゲート駆動回路１００と同様、図２に示すような電力変換システム２００への適用が可能である。

実施の形態３のゲート駆動回路１２０は、検出部６と、定電流回路１０，１１と、直流電源１２，１３と、制御部１５ｂと、を備える。制御部１５ｂは、制御回路５ｂを備える。

定電流回路１０は、一端が直流電源１２に接続され、他端から主スイッチング素子１０１のゲート端子に電流を出力可能な第１の定電流回路である。

定電流回路１１は、一端が直流電源１３に接続され、他端から主スイッチング素子１０１のゲート端子に電流を出力可能な第２の定電流回路である。

制御部１５ｂの制御回路５ｂは、定電流回路１０，１１を個別に制御して、主スイッチング素子１０１のゲート端子に出力する電流を制御し、または、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。具体的には、制御回路５ｂは、定電流回路１０に対する電流指令値Ｉｇ１０によって、定電流回路１０から主スイッチング素子１０１のゲート端子に出力する電流を制御する。また、制御回路５ｂは、定電流回路１１に対する電流指令値Ｉｇ１１によって、定電流回路１１から主スイッチング素子１０１のゲート端子に出力する電流を制御する。このとき、制御回路５ｂは、定電流回路１０に対する電流指令値Ｉｇ１０および定電流回路１１に対する電流指令値Ｉｇ１１をともに０Ａにすることで、主スイッチング素子１０１のゲート端子への電荷の注入または放電が一旦停止され、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にすることができる。制御回路５ｂは、実施の形態１の制御回路５と同様、検出部６からの信号に基づいて、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。なお、制御回路５ｂは、定電流回路１０に対する電流指令値Ｉｇ１０および定電流回路１１に対する電流指令値Ｉｇ１１について、０Ａを指示するのではなく、出力停止を指示する信号を出力してもよい。

ゲート駆動回路１２０は、実施の形態１のゲート駆動回路１００が主スイッチング素子１０１のゲート端子に対する電圧の出力を制御していたのに対して、主スイッチング素子１０１のゲート端子に対する電流の出力を制御する点で異なるが、動作の流れ自体は実施の形態１のゲート駆動回路１００と同様である。そのため、各構成の具体的な動作の説明については省略する。

以上説明したように、本実施の形態において、ゲート駆動回路１２０は、定電流回路１０，１１を用いて主スイッチング素子１０１のゲート端子に対する電流の出力を制御することで、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にすることとした。この場合においても、ゲート駆動回路１２０は、実施の形態１のゲート駆動回路１００と同様の効果を得ることができる。

実施の形態４．
実施の形態４では、検出部６が主スイッチング素子１０１の駆動状態から規定された期間の開始のトリガとなるタイミングを検出する他の検出方法について説明する。ここでは、実施の形態１のゲート駆動回路１００を例にして説明するが、実施の形態２のゲート駆動回路１１０、および実施の形態３のゲート駆動回路１２０にも適用可能である。

例えば、検出部６は、主スイッチング素子１０１のゲート電圧Ｖｇｓの変化からミラー領域に入ったタイミングを検出し、制御回路５は、検出されたタイミングから遅れて主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が変化するタイミングを推定し、ワンパルス信号を出力し、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にすることで、実施の形態１のときと同様の効果を得ることができる。

すなわち、検出部６は、主スイッチング素子１０１に印加されるゲート電圧Ｖｇｓの変化量が下がってゲート電圧Ｖｇｓがミラー電圧となるミラー領域に入ったタイミングを規定された期間の開始のトリガとなるタイミングとして検出し、規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を制御部１５の制御回路５に出力してもよい。このとき、検出部６は、規定された期間の開始のトリガとなるタイミングを検出すると、制御部１５の制御回路５に対して、前述の信号として検出前と異なる状態のパルス信号を規定された期間出力する。この場合、制御部１５の制御回路５は、検出部６から信号を取得したことによって主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が下がり始めたと推定し、検出部６から信号を取得して規定された遅延時間が経過してからの規定された期間、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。

なお、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１が下がり始めたことを推定する動作については、制御部１５の制御回路５ではなく、検出部６が行ってもよい。

また、検出部６は、主スイッチング素子１０１のドレインソース電圧Ｖｄｓ１を観測することでドレインソース電圧Ｖｄｓ１の変化したタイミングを特定し、変化に合わせて制御回路５からワンパルス信号を出力させ、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にすることで、実施の形態１のときと同様の効果を得ることができる。

すなわち、検出部６は、主スイッチング素子１０１に印加されるドレインソース電圧Ｖｄｓ１が下がり始めたタイミングを規定された期間の開始のトリガとなるタイミングとして検出し、規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を制御部１５の制御回路５に出力してもよい。このとき、検出部６は、規定された期間の開始のトリガとなるタイミングを検出すると、制御部１５の制御回路５に対して、前述の信号として検出前と異なる状態のパルス信号を規定された期間出力する。この場合、制御部１５の制御回路５は、検出部６から信号を取得して規定された遅延時間が経過してからの規定された期間、主スイッチング素子１０１のゲート端子への出力をハイインピーダンス状態にする。

なお、実施の形態１から実施の形態４で説明したゲート駆動回路の回路構成は、上記で説明したものに限定されない。ゲート駆動回路は、駆動対象の主スイッチング素子１０１のゲートソース間をワンショット時間だけハイインピーダンスにすることができる回路構成であれば、どのような回路構成であってもよい。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，２ スイッチング素子、３，４ ゲート抵抗、５，５ａ，５ｂ 制御回路、６ 検出部、７ リアクトル、９ バッファ部、１０，１１ 定電流回路、１２，１３，１５０ 直流電源、１５，１５ａ，１５ｂ 制御部、９０，９３ 処理回路、９１ プロセッサ、９２ メモリ、１００，１００ａ～１００ｆ，１１０，１２０ ゲート駆動回路、１０１，１０１ａ～１０１ｃ，１０２，１０２ａ～１０２ｃ 主スイッチング素子、１６０ モータ、２００ 電力変換システム。

Claims (9)

1. 第１の主スイッチング素子および第２の主スイッチング素子が直列に接続され、前記第１の主スイッチング素子を駆動対象とするゲート駆動回路であって、
   前記第１の主スイッチング素子をターンオフに維持する状態からターンオンに変化させる状態にして前記第１の主スイッチング素子のドレインソース電圧が下がり切ってターンオンが完了するまでのターンオン動作の期間において、前記第１の主スイッチング素子の前記ドレインソース電圧が変動しているときに、規定された期間、前記第１の主スイッチング素子のゲート端子への出力をハイインピーダンス状態にし、前記規定された期間終了後、前記規定された期間開始前のターンオン動作の状態に戻して前記第１の主スイッチング素子のターンオンが完了するまでターンオン動作を継続する制御部と、
   前記規定された期間の開始のトリガとなるタイミングを検出する検出部と、
   を備え、
   前記規定された期間は、前記第１の主スイッチング素子のゲート電流が一旦０になるまで、または、前記第１の主スイッチング素子のドレインソース電圧の変化および前記第２の主スイッチング素子のドレインソース電圧の変化が一旦停止するまで続き、
   前記検出部は、前記第１の主スイッチング素子に流れる電流の第１の電流値が、前記第１の主スイッチング素子がターンオフを維持する状態のときに前記第２の主スイッチング素子に流れていた電流の第２の電流値を超えてピークに達し、収束するために前記第１の電流値が下がり始めたタイミングを前記規定された期間の開始のトリガとなるタイミングとして検出し、前記規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を前記制御部に出力し、
   前記制御部は、前記信号を取得して規定された遅延時間が経過してからの前記規定された期間、前記第１の主スイッチング素子のゲート端子への出力をハイインピーダンス状態にする、
   ことを特徴とするゲート駆動回路。
2. 第１の主スイッチング素子および第２の主スイッチング素子が直列に接続され、前記第１の主スイッチング素子を駆動対象とするゲート駆動回路であって、
   前記第１の主スイッチング素子をターンオフに維持する状態からターンオンに変化させる状態にして前記第１の主スイッチング素子のドレインソース電圧が下がり切ってターンオンが完了するまでのターンオン動作の期間において、前記第１の主スイッチング素子の前記ドレインソース電圧が変動しているときに、規定された期間、前記第１の主スイッチング素子のゲート端子への出力をハイインピーダンス状態にし、前記規定された期間終了後、前記規定された期間開始前のターンオン動作の状態に戻して前記第１の主スイッチング素子のターンオンが完了するまでターンオン動作を継続する制御部と、
   前記規定された期間の開始のトリガとなるタイミングを検出する検出部と、
   を備え、
   前記規定された期間は、前記第１の主スイッチング素子のゲート電流が一旦０になるまで、または、前記第１の主スイッチング素子のドレインソース電圧の変化および前記第２の主スイッチング素子のドレインソース電圧の変化が一旦停止するまで続き、
   前記検出部は、前記第１の主スイッチング素子に印加されるドレインソース電圧が下がり始めたタイミングを前記規定された期間の開始のトリガとなるタイミングとして検出し、前記規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を前記制御部に出力し、
   前記制御部は、前記信号を取得して規定された遅延時間が経過してからの前記規定された期間、前記第１の主スイッチング素子のゲート端子への出力をハイインピーダンス状態にする、
   ことを特徴とするゲート駆動回路。
3. 第１の主スイッチング素子および第２の主スイッチング素子が直列に接続され、前記第１の主スイッチング素子を駆動対象とするゲート駆動回路であって、
   前記第１の主スイッチング素子をターンオフに維持する状態からターンオンに変化させる状態にして前記第１の主スイッチング素子のドレインソース電圧が下がり切ってターンオンが完了するまでのターンオン動作の期間において、前記第１の主スイッチング素子の前記ドレインソース電圧が変動しているときに、規定された期間、前記第１の主スイッチング素子のゲート端子への出力をハイインピーダンス状態にし、前記規定された期間終了後、前記規定された期間開始前のターンオン動作の状態に戻して前記第１の主スイッチング素子のターンオンが完了するまでターンオン動作を継続する制御部と、
   前記規定された期間の開始のトリガとなるタイミングを検出する検出部と、
   を備え、
   前記規定された期間は、前記第１の主スイッチング素子のゲート電流が一旦０になるまで、または、前記第１の主スイッチング素子のドレインソース電圧の変化および前記第２の主スイッチング素子のドレインソース電圧の変化が一旦停止するまで続き、
   前記検出部は、前記第１の主スイッチング素子に印加されるゲート電圧の変化量が下がって前記ゲート電圧がミラー電圧となるミラー領域に入ったタイミングを前記規定された期間の開始のトリガとなるタイミングとして検出し、前記規定された期間の開始のトリガとなるタイミングを検出したことを示す信号を前記制御部に出力し、
   前記制御部は、前記信号を取得したことによって前記第１の主スイッチング素子のドレインソース電圧が下がり始めたと推定し、前記信号を取得して規定された遅延時間が経過してからの前記規定された期間、前記第１の主スイッチング素子のゲート端子への出力をハイインピーダンス状態にする、
   ことを特徴とするゲート駆動回路。
4. 前記検出部は、前記規定された期間の開始のトリガとなるタイミングを検出すると、前記制御部に対して、前記信号として検出前と異なる状態のパルス信号を規定された期間出力する、
   ことを特徴とする請求項１に記載のゲート駆動回路。
5. 前記検出部は、前記規定された期間の開始のトリガとなるタイミングを検出すると、前記制御部に対して、前記信号として検出前と異なる状態のパルス信号を規定された期間出力する、
   ことを特徴とする請求項２に記載のゲート駆動回路。
6. 前記検出部は、前記規定された期間の開始のトリガとなるタイミングを検出すると、前記制御部に対して、前記信号として検出前と異なる状態のパルス信号を規定された期間出力する、
   ことを特徴とする請求項３に記載のゲート駆動回路。
7. 一端が第１の直流電源に接続され、他端から前記第１の主スイッチング素子の前記ゲート端子に電圧を出力可能な第１のスイッチング素子と、
   一端が第２の直流電源に接続され、他端から前記第１の主スイッチング素子の前記ゲート端子に電圧を出力可能な第２のスイッチング素子と、
   を備え、
   前記制御部は、前記第１のスイッチング素子および前記第２のスイッチング素子のオンオフを個別に制御して、前記第１の主スイッチング素子の前記ゲート端子に出力する電圧を制御し、または、前記第１の主スイッチング素子の前記ゲート端子への出力をハイインピーダンス状態にする、
   ことを特徴とする請求項１から６のいずれか１つに記載のゲート駆動回路。
8. 前記制御部は、
   前記第１のスイッチング素子および前記第２のスイッチング素子のオンオフを制御する制御信号を出力する制御回路と、
   前記制御信号を増幅して前記第１のスイッチング素子および前記第２のスイッチング素子をオンオフするバッファ部と、
   を備え、
   前記バッファ部は、前記規定された期間の開始のトリガとなるタイミングを検出する検出部から取得した前記規定された期間の開始のトリガとなるタイミングを検出したことを示す信号に基づいて、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御し、前記第１の主スイッチング素子の前記ゲート端子への出力をハイインピーダンス状態にする機能を有する、
   ことを特徴とする請求項７に記載のゲート駆動回路。
9. 一端が第１の直流電源に接続され、他端から前記第１の主スイッチング素子の前記ゲート端子に電流を出力可能な第１の定電流回路と、
   一端が第２の直流電源に接続され、他端から前記第１の主スイッチング素子の前記ゲート端子に電流を出力可能な第２の定電流回路と、
   を備え、
   前記制御部は、前記第１の定電流回路および前記第２の定電流回路を個別に制御して、前記第１の主スイッチング素子の前記ゲート端子に出力する電流を制御し、または、前記第１の主スイッチング素子の前記ゲート端子への出力をハイインピーダンス状態にする、
   ことを特徴とする請求項１から６のいずれか１つに記載のゲート駆動回路。

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