JP6619312B2 - 電力変換装置 - Google Patents

Description

本発明による実施形態は、電力変換装置に関する。

インバータ等の電力変換装置は、互いに直列接続され、負荷に電力を供給する一対のスイッチング素子と、該一対のスイッチング素子のそれぞれに対して逆並列に接続された還流ダイオードとを備えている。還流ダイオードは、それに対応する一方のスイッチング素子がオフしているときに、負荷に蓄積されたエネルギーを還流電流として順方向に流す。

しかし、還流ダイオードが還流電流を流しているときに、他方のスイッチング素子がオンすると、直流リンク電圧がその環流ダイオードに逆バイアスとして印加される。このとき、環流ダイオードは、残留電荷によって逆方向電流（以下、逆回復電流ともいう）を一旦流した後に遮断される。このような逆回復電流は、環流ダイオードに大きな熱損失を生じさせる。

このような熱損失を抑制するために、還流ダイオードの逆回復電流を低減させることが望まれている。

特許第４２１２５４６号公報

スイッチング素子に接続されたダイオードに流れる逆回復電流を低減させることができる電力変換装置を提供する。

本実施形態による電力変換装置は、第１電源の正極と負極との間に直列に接続された第１および第２スイッチング素子を備える。第１スイッチング素子と第２スイッチング素子との間の第１ノードに負荷を接続可能である。第１ダイオード素子のアノードは、第１ノードに接続され、そのカソードは、第１電源の正極に接続されている。第３スイッチング素子は、第２電源の正極と第１電源の正極との間に接続されている。第１タイマは、第３スイッチング素子のゲート電極に接続されている。第１コンパレータの第１入力部は、第１スイッチング素子のゲート電極に接続され、その第２入力部は、基準電圧を入力し、その出力は、第１タイマに接続されている。

本実施形態による電力変換装置１の構成例を示す回路図。 タイマＴＭＲ１、ＴＭＲ２の構成の一例を示す図。 本実施形態による電力変換装置１の動作例を示すタイミング図。 スイッチング素子Ｑ１、Ｑ２に流れる駆動電流Ｉｄｒｖ１、Ｉｄｒｖ２およびダイオードＤ１、Ｄ２に流れる還流電流Ｉｒ１、Ｉｒ２および逆回復電流Ｉｒｒ１、Ｉｒｒ２を示すグラフ。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本実施形態による電力変換装置１の構成例を示す回路図である。電力変換装置１は、例えば、直流電力を交流電力へ変換するインバータ装置として、エアコンや蓄電システム等に用いられ得る。

電力変換装置１は、スイッチング素子Ｑ１、Ｑ２、Ｑ５、Ｑ６と、ダイオード素子Ｄ１、Ｄ２、Ｄ５、Ｄ６と、補助回路１０、２０、３０、４０とを備えている。

スイッチング素子Ｑ１、Ｑ２、Ｑ５、Ｑ６は、Ｈブリッジ回路を構成しており、第１電源ＰＳ１からの直流電力を交流電力に変換してモータＭを駆動させる。スイッチング素子Ｑ１、Ｑ２、Ｑ５、Ｑ６は、比較的大きな電流をスイッチングすることができるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等のパワーデバイスでよい。スイッチング素子Ｑ１、Ｑ２、Ｑ５、Ｑ６は、例えば、Ｎ型ＭＩＳＦＥＴで構成され得る。尚、電力変換装置１は、モータＭを内蔵してもよく、あるいは、モータＭとは別に製造され、モータＭに外付けで取り付けられてもよい。

第１スイッチング素子としてのスイッチング素子Ｑ１は、負荷としてのモータＭに接続可能な第１ノードＮ１と第１電源ＰＳ１の正極Ｐとの間に接続されている。第２スイッチング素子としてのスイッチング素子Ｑ２は、第１ノードＮ１と第１電源ＰＳ１の負極Ｎとの間に接続されている。即ち、スイッチング素子Ｑ１、Ｑ２は、第１電源ＰＳ１の正極Ｐと負極Ｎとの間に直列に接続されており、１対のインバータ回路として機能する。

スイッチング素子Ｑ５は、モータＭに接続可能な第２ノードＮ２と第１電源ＰＳ１の正極Ｐとの間に接続されている。スイッチング素子Ｑ６は、第２ノードＮ２と第１電源ＰＳ１の負極Ｎとの間に接続されている。即ち、スイッチング素子Ｑ５、Ｑ６は、第１電源ＰＳ１の正極Ｐと負極Ｎとの間に直列に接続されており、１対のインバータ回路として機能する。

第１ダイオードとしてのダイオードＤ１のアノードは、第１ノードＮ１（スイッチング素子Ｑ１のソース）に接続され、カソードは第１電源ＰＳ１の正極Ｐ（スイッチング素子Ｑ１のドレイン）に接続されている。即ち、ダイオードＤ１は、スイッチング素子Ｑ１に流れる電流に対して逆方向を順方向とするように、スイッチング素子Ｑ１に対して逆並列に接続されている。

第２ダイオードとしてのダイオードＤ２のアノードは、第１電源ＰＳ１の負極Ｎ（スイッチング素子Ｑ２のソース）に接続され、カソードは第１ノードＮ１（スイッチング素子Ｑ２のドレイン）に接続されている。即ち、ダイオードＤ２は、スイッチング素子Ｑ２に流れる電流に対して逆方向を順方向とするように、スイッチング素子Ｑ２に対して逆並列に接続されている。

同様に、ダイオードＤ５、Ｄ６は、スイッチング素子Ｑ５、Ｑ６に流れる電流に対して逆方向を順方向とするように、スイッチング素子Ｑ５、Ｑ６に対して逆並列に接続されている。尚、接続とは、物理的な接続だけでなく、電気的な接続も含まれる。従って、接続は、抵抗素子またはダイオード素子等の素子を介して接続されている場合も含む。

補助回路１０、２０、３０、４０は、それぞれスイッチング素子Ｑ１、Ｑ２、Ｑ５、Ｑ６に対応して設けられている。補助回路３０、４０の内部構成は、補助回路１０、２０と同一（対称）でよい。従って、図１において、補助回路１０、２０の内部構成を図示し、補助回路３０、４０の内部構成の図示を省略している。

補助回路１０は、第３スイッチング素子Ｑ３と、第１タイマＴＭＲ１と、第１コンパレータＣＭＰ１と、第２電源ＰＳ２と、第３電源ＰＳ３と、第１キャパシタ素子ＣＡＰ１と、第１ドライバＤＲＶ１とを備えている。補助回路１０は、ダイオードＤ１が還流電流Ｉｒ１を順方向に流すときに、ダイオードＤ１の逆方向に補助電力を印加するように機能する。補助電力は、モータＭに残留するエネルギーによって生じる還流電流Ｉｒ１を抑制する方向に作用する電力である。

第３スイッチング素子Ｑ３は、第２電源ＰＳ２の正極とスイッチング素子Ｑ１のドレイン（第１電源ＰＳ１の正極）との間に設けられている。即ち、第３スイッチング素子Ｑ３の一端は、抵抗素子Ｒ１を介して第２電源ＰＳ２の正極に接続されている。第３スイッチング素子Ｑ３の他端は、ダイオードＤ３を介してスイッチング素子Ｑ１のドレインに接続されている。第３スイッチング素子Ｑ３のゲート電極は、第１タイマＴＭＲ１に接続されている。第３スイッチング素子Ｑ３は、例えば、Ｐ型ＭＩＳＦＥＴ等でよい。第３スイッチング素子Ｑ３は、第１タイマＴＭＲ１からの制御信号によって導通状態（オン）または非導通状態（オフ）に制御される。

第１タイマＴＭＲ１は、第１コンパレータＣＭＰ１と第３スイッチング素子Ｑ３のゲート電極との間に接続されており、コンパレータＣＭＰ１の出力に応じて第３スイッチング素子Ｑ３を制御する。第１タイマＴＭＲ１の構成は、図２を参照して後述する。

第１コンパレータＣＭＰ１の第１入力部ＩＮ１は、スイッチング素子Ｑ１のゲート電極に接続されており、第２入力部ＩＮ２は第３電源ＰＳ３に接続されている。第２入力部ＩＮ２は第３電源ＰＳ３から基準電圧を入力する。基準電圧は、例えば、スイッチング素子Ｑ１の閾値電圧とほぼ等しい電圧である。さらに、第１コンパレータＣＭＰ１の出力は第１タイマＴＭＲ１に接続されている。第１コンパレータＣＭＰ１は、スイッチング素子Ｑ１のソース電圧より基準電圧だけ高い電圧と、スイッチング素子Ｑ１のゲート電圧とを比較し、その比較結果を出力する。

例えば、スイッチング素子Ｑ１のゲート電圧が基準電圧以上であり、スイッチング素子Ｑ１が導通状態である場合、第１コンパレータＣＭＰ１は、論理ハイを出力する。これにより、第１タイマＴＭＲ１は、第３スイッチング素子Ｑ３を非導通状態のままとする。一方、スイッチング素子Ｑ１のゲート電圧が基準電圧を下回り、スイッチング素子Ｑ１が非導通状態になった場合、第１コンパレータＣＭＰ１は、論理ロウを出力する。これにより、第１タイマＴＭＲ１は、第３スイッチング素子Ｑ３を導通状態へ切り替える。第３スイッチング素子Ｑ３を導通状態へ切り替えた後、第１タイマＴＭＲ１は、第１期間の経過後に第３スイッチング素子Ｑ３を非導通状態に戻す。

第２電源ＰＳ２は、第３スイッチング素子Ｑ３と第１ノードＮ１との間に接続されている。第２電源ＰＳ２は、第３スイッチング素子Ｑ３が導通状態のときに、即ち、スイッチング素子Ｑ１が非導通状態のときに、ダイオードＤ１のカソードへ電力供給する。これにより、スイッチング素子Ｑ１が非導通状態のときに、補助回路１０は、ダイオードＤ１に流れるモータＭからの還流電流Ｉｒ１を抑制し、さらにダイオードＤ１の逆回復電流も抑制することができる。尚、第２電源ＰＳ２は、第１電源ＰＳ１よりも低い電圧電源である。還流電流Ｉｒ１および逆回復電流については、図４（Ａ）および図４（Ｂ）を参照して後述する。

第３電源ＰＳ３は、第１ノードＮ１と第１コンパレータＣＭＰ１の第２入力部ＩＮ２との間に接続されており、スイッチング素子Ｑ１のソース電圧に対してスイッチング素子Ｑ１の閾値電圧にほぼ等しい基準電圧だけ高い電圧を印加する。

第１キャパシタ素子ＣＡＰ１は、第２電源ＰＳ２の正極とその負極との間に接続されている。第１キャパシタ素子ＣＡＰ１は、第３スイッチング素子Ｑ３が導通状態になった直後に、ダイオードＤ１へ電荷を素早く供給し、補助電力を素早く立ち上げるために設けられている。第３スイッチング素子Ｑ３が非導通状態のときに第１キャパシタ素子ＣＡＰ１は第２電源ＰＳ２によって充電されている。

第１ドライバＤＲＶ１は、スイッチング素子Ｑ１のゲート電極に抵抗素子Ｒ２を介して接続されており、制御信号ＣＯＮ１に従ってスイッチング素子Ｑ１を導通状態または非導通状態に制御する。第１ドライバＤＲＶ１は、第２電源ＰＳ２からの電力を受けており、スイッチング素子Ｑ１のゲート電極を第２電源ＰＳ２によって駆動する。従って、補助回路１０から供給される補助電力の電源は、スイッチング素子Ｑ１のゲート電極の駆動電源と共通化されている。これにより、本実施形態による補助回路１０は、ダイオードＤ１に補助電力を供給するための専用の電源を必要としない。

補助回路２０は、補助回路１０と基本的に同様の構成を有するが、スイッチング素子Ｑ２に対して補助電力を供給する。

補助回路２０は、第４スイッチング素子Ｑ４と、第２タイマＴＭＲ２と、第２コンパレータＣＭＰ２と、第４電源ＰＳ４と、第５電源ＰＳ５と、第２キャパシタ素子ＣＡＰ２と、第２ドライバＤＲＶ２とを備えている。

第４スイッチング素子Ｑ４は、第４電源ＰＳ４の正極とスイッチング素子Ｑ２のドレイン（第１ノード）との間に設けられている。即ち、第４スイッチング素子Ｑ４の一端は、抵抗素子Ｒ３を介して第４電源ＰＳ４の正極に接続されている。第４スイッチング素子Ｑ４の他端は、ダイオードＤ４を介してスイッチング素子Ｑ２のドレインに接続されている。第４スイッチング素子Ｑ４のゲート電極は、第２タイマＴＭＲ２に接続されている。第４スイッチング素子Ｑ４は、例えば、Ｐ型ＭＩＳＦＥＴ等でよい。第４スイッチング素子Ｑ４は、第２タイマＴＭＲ２からの制御信号によって導通状態または非導通状態に制御される。

第２タイマＴＭＲ２は、第２コンパレータＣＭＰ２と第４スイッチング素子Ｑ４のゲート電極との間に接続されており、コンパレータＣＭＰ２の出力に応じて第４スイッチング素子Ｑ４を制御する。第２タイマＴＭＲ２の構成は、タイマＴＭＲ１の内部構成と同様でよい。

第２コンパレータＣＭＰ２の第３入力部ＩＮ３は、スイッチング素子Ｑ２のゲート電極に接続されており、第４入力部ＩＮ４は第５電源ＰＳ５に接続されている。第４入力部ＩＮ４は第５電源ＰＳ５から基準電圧を入力する。基準電圧は、例えば、スイッチング素子Ｑ２の閾値電圧とほぼ等しい電圧である。さらに、第２コンパレータＣＭＰ２の出力は第２タイマＴＭＲ２に接続されている。第２コンパレータＣＭＰ２は、スイッチング素子Ｑ２のソース電圧より基準電圧だけ高い電圧と、スイッチング素子Ｑ２のゲート電圧とを比較し、その比較結果を出力する。

例えば、スイッチング素子Ｑ２のゲート電圧が基準電圧以上であり、スイッチング素子Ｑ２が導通状態である場合、第２コンパレータＣＭＰ２は、論理ハイを出力する。これにより、第２タイマＴＭＲ２は、第４スイッチング素子Ｑ４を非導通状態のままとする。一方、スイッチング素子Ｑ２のゲート電圧が基準電圧を下回り、スイッチング素子Ｑ２が非導通状態になった場合、第２コンパレータＣＭＰ２は、論理ロウを出力する。これにより、第２タイマＴＭＲ２は、第４スイッチング素子Ｑ４を導通状態へ切り替える。第４スイッチング素子Ｑ４を導通状態へ切り替えた後、第２タイマＴＭＲ２は、第２期間の経過後に第４スイッチング素子Ｑ４を非導通状態に戻す。尚、スイッチング素子Ｑ１、Ｑ２の特性がほぼ等しく、ダイオードＤ１、Ｄ２の特性がほぼ等しい場合、第２期間は、第１期間とほぼ等しいことが好ましい。

第４電源ＰＳ４は、第４スイッチング素子Ｑ４と第１電源ＰＳ１の負極Ｎとの間に接続されている。第４電源ＰＳ４は、第４スイッチング素子Ｑ４が導通状態のときに、即ち、スイッチング素子Ｑ２が非導通状態のときに、ダイオードＤ２のカソードへ電力供給する。これにより、スイッチング素子Ｑ２が非導通状態のときに、補助回路２０は、ダイオードＤ２に流れるモータＭからの還流電流Ｉｒ２を抑制し、さらに、ダイオードＤ２の逆回復電流も抑制することができる。尚、第４電源ＰＳ４は、第１電源ＰＳ１より低く、かつ、第２電源ＰＳ２とほぼ等しい電圧電源でよい。還流電流Ｉｒ２および逆回復電流については、図４（Ａ）および図４（Ｂ）を参照して後述する。

第５電源ＰＳ５は、第１電源ＰＳ１の負極Ｎと第２コンパレータＣＭＰ２の第４入力部ＩＮ４との間に接続されており、スイッチング素子Ｑ２のソース電圧に対してスイッチング素子Ｑ２の閾値電圧にほぼ等しい基準電圧だけ高い電圧を印加する。

第２キャパシタ素子ＣＡＰ２は、第４電源ＰＳ４の正極とその負極との間に接続されている。第２キャパシタ素子ＣＡＰ２は、第４スイッチング素子Ｑ４が導通状態になった直後に、ダイオードＤ２へ電荷を素早く供給し、補助電力を素早く立ち上げるために設けられている。第４スイッチング素子Ｑ４が非導通状態のときに第２キャパシタ素子ＣＡＰ２は第４電源ＰＳ４によって充電されている。

第２ドライバＤＲＶ２は、スイッチング素子Ｑ２のゲート電極に抵抗素子Ｒ４を介して接続されており、制御信号ＣＯＮ２に従ってスイッチング素子Ｑ２を導通状態または非導通状態に制御する。第２ドライバＤＲＶ２は、第４電源ＰＳ４からの電力を受けており、スイッチング素子Ｑ２のゲート電極を第４電源ＰＳ４によって駆動する。従って、補助回路２０から供給される補助電力の電源は、スイッチング素子Ｑ２のゲート電極の駆動電源と共通化されている。これにより、補助回路２０も、ダイオードＤ２に逆電力を供給するための専用の電源を必要としない。

補助回路３０、４０は、それぞれ補助回路１０、２０と対称の構成を有しており、スイッチング素子Ｑ５、Ｑ６およびダイオードＤ５、Ｄ６に対して同様の制御を行う。補助回路３０、４０の構成は、上記補助回路１０、２０の構成の説明から容易に理解できるので、ここでは、その説明を省略する。

図２（Ａ）および図２（Ｂ）は、それぞれタイマＴＭＲ１およびタイマＴＭＲ２の構成の一例を示す図である。図２（Ａ）のタイマＴＭＲ１は、遅延素子ＲＣｄと、ＮＡＮＤゲートＧＴｄとを備えている。遅延回路ＲＣｄは、コンパレータＣＭＰ１とＮＡＮＤゲートＧＴｄの一方の入力部（第６入力部）との間に接続されている。遅延回路ＲＣｄは、抵抗素子Ｒｄと、キャパシタ素子Ｃｄとを備え、ＣＲ遅延回路を構成している。抵抗素子Ｒｄは、コンパレータＣＭＰ１とＮＡＮＤゲートＧＴｄの第６入力部との間に接続されている。キャパシタ素子Ｃｄは、第１ノードＮ１とＮＡＮＤゲートＧＴｄの第６入力部との間に接続されている。これにより、遅延回路ＲＣｄは、コンパレータＣＭＰ１からの信号を第１期間だけ遅延させてＮＡＮＤゲートＧＴｄへ出力する。

ＮＡＮＤゲートＧＴｄは、コンパレータＣＭＰ１からの出力をほぼ遅延無しに入力する第５入力部と、遅延回路ＲＣｄからの出力の反転信号を入力する第６入力部と、第５および第６入力部からの信号のＮＡＮＤ演算結果を出力する出力部とを備えている。

コンパレータＣＭＰ１からの出力信号は、ＮＡＮＤゲートＧＴｄの第５入力部にほぼ遅延無しに入力される。一方、コンパレータＣＭＰ１からの出力信号は、併行して遅延回路ＲＣｄに入力され、遅延回路ＲＣｄによって第１期間だけ遅延して、ＮＡＮＤゲートＧＴｄの第６入力部に反転入力される。これにより、ＮＡＮＤゲートＧＴｄは、コンパレータＣＭＰ１の出力信号が論路ロウから論理ハイに反転してから第１期間だけ論理ロウを出力し、その他の場合には論理ハイを維持している。即ち、タイマＴＭＲ１は、スイッチング素子Ｑ１のゲート電圧が基準電圧を下回ってから第１期間だけ第３スイッチング素子Ｑ３を導通状態にする。その他の場合に、タイマＴＭＲ１は、第３スイッチング素子Ｑ３を非導通状態に維持する。

図２（Ｂ）のタイマＴＭＲ２の構成は、タイマＴＭＲ１の構成と同様であるので、その詳細な説明は省略する。尚、タイマＴＭＲ２の遅延回路ＲＣｄは、コンパレータＣＭＰ１からの信号を第２期間だけ遅延させてＮＡＮＤゲートＧＴｄへ出力する。第２期間が第１期間と等しい場合には、タイマＴＭＲ２の遅延回路ＲＣｄ内の抵抗素子Ｒｄおよびキャパシタ素子Ｃｄの特性は、タイマＴＭＲ１のそれらの特性とほぼ等しくてよい。これにより、タイマＴＭＲ２は、スイッチング素子Ｑ２のゲート電圧が基準電圧を下回ってから第２期間だけ第４スイッチング素子Ｑ４を導通状態にする。その他の場合に、タイマＴＭＲ２は、第４スイッチング素子Ｑ４を非導通状態に維持する。

次に、電力変換装置１の動作を説明する。

図３は、本実施形態による電力変換装置１の動作例を示すタイミング図である。横軸は、時間を示す。縦軸は、スイッチング素子Ｑ１〜Ｑ４のそれぞれのゲート電圧および第１ノードＮ１の電圧を示す。

ｔ１以前において、スイッチング素子Ｑ１のゲート電圧が論理ハイとなっており、スイッチング素子Ｑ１が導通状態となっている。スイッチング素子Ｑ２のゲート電圧が論理ロウとなっており、スイッチング素子Ｑ２が非導通状態となっている。これにより、スイッチング素子Ｑ１が駆動電流Ｉｄｒｖ１を流し、モータＭを駆動させている。尚、図１のスイッチング素子Ｑ６はスイッチング素子Ｑ１と同様に動作し、スイッチング素子Ｑ５はスイッチング素子Ｑ２と同様に動作する。従って、このとき、スイッチング素子Ｑ１を流れる駆動電流Ｉｄｒｖ１は、スイッチング素子Ｑ６を介して負極Ｎへ流れる。逆に、スイッチング素子Ｑ２が駆動電流Ｉｄｒｖ２を流すときには、駆動電流Ｉｄｒｖ２は、スイッチング素子Ｑ５を介して負極Ｎへ流れる。

次に、ｔ１において、スイッチング素子Ｑ１のゲート電圧が論理ハイから論理ロウになり、スイッチング素子Ｑ１が導通状態から非導通状態になる。このとき、モータＭからのエネルギー（例えば、モータＭの起電力）によって還流電流Ｉｒ１がダイオードＤ１の順方向に流れる。一方、スイッチング素子Ｑ１のゲート電圧が論理ハイから論理ロウになることによって、補助回路１０の第１コンパレータＣＭＰ１が第１タイマＴＭＲ１を駆動し、第１タイマＴＭＲ１が第３スイッチング素子Ｑ３を導通状態にする。例えば、第１タイマＴＭＲ１が論理ハイから論理ロウを出力することによって、図３に示すように、第３スイッチング素子Ｑ３のゲート電圧が論理ハイから論理ロウになる。このとき、第１タイマＴＭＲ１は、計時を開始する。第３スイッチング素子Ｑ３はＰ型ＭＩＳＦＥＴであるので、第３スイッチング素子Ｑ３は導通状態となる。これにより、補助回路１０はダイオードＤ１に対して還流電流Ｉｒ１とは逆方向の補助電力を供給しようとする。即ち、補助回路１０は、ダイオードＤ１に流れようとする還流電流Ｉｒ１を抑制する方向に電圧を印加する。このように、補助回路１０が逆電圧を印加することによって、還流電流Ｉｒ１は抑制され、あるいは、還流電流Ｉｒ１が流れる時間（還流時間）が短縮される。還流電流Ｉｒ１を抑制することによって、逆回復電流の抑制および逆回復時間の短縮にも繋がる。還流時間および逆回復時間の短縮は、スイッチング素子Ｑ１が非導通状態になってからスイッチング素子Ｑ２が導通状態になるまでのデッドタイムＴｄ１を短縮させる。尚、還流電流および逆回復電流については、図４（Ａ）および図４（Ｂ）を参照して後で説明する。

次に、ｔ２において、スイッチング素子Ｑ２のゲート電圧が論理ロウから論理ハイになり、スイッチング素子Ｑ２が導通状態になる。ｔ１〜ｔ２の直後において、駆動電流Ｉｄｒｖ１から駆動電流Ｉｄｒｖ２へ切り替わるので、第１ノードＮ１の電圧ＶＳＷは低下する。

次に、ｔ３において、ｔ１から第１期間経過すると、第１タイマＴＭＲ１は、第３スイッチング素子Ｑ３のゲート電圧を論理ハイに戻す。これにより、第３スイッチング素子Ｑ３は非導通状態になり、補助回路１０は、補助電力の供給を停止する。第１期間ｔ１〜ｔ３は、デッドタイムＴｄ１（ｔ１〜ｔ２）と等しいかそれ以上の期間である。即ち、第１期間は、スイッチング素子Ｑ１のゲート電圧が基準電圧を下回ってからスイッチング素子Ｑ２が導通状態になるまでの期間以上の期間である。これにより、補助回路１０は、ダイオードＤ１が還流電流Ｉｒ１を流す期間以上の期間に亘って補助電力をダイオードＤ１へ印加することができる。

ｔ３〜ｔ４において、スイッチング素子Ｑ２が駆動電流Ｉｄｒｖ２を流す。

次に、ｔ４において、スイッチング素子Ｑ２のゲート電圧が論理ハイから論理ロウになり、スイッチング素子Ｑ２が導通状態から非導通状態になる。このとき、モータＭからのエネルギーによって還流電流Ｉｒ２がダイオードＤ２の順方向に流れる。一方、スイッチング素子Ｑ２のゲート電圧が論理ハイから論理ロウになることによって、補助回路２０の第２コンパレータＣＭＰ２が第２タイマＴＭＲ２を駆動し、第２タイマＴＭＲ２が第４スイッチング素子Ｑ４を導通状態にする。例えば、第２タイマＴＭＲ２が論理ハイから論理ロウを出力することによって、図３に示すように、第４スイッチング素子Ｑ４のゲート電圧が論理ハイから論理ロウになる。このとき、第２タイマＴＭＲ２は、計時を開始する。第４スイッチング素子Ｑ４はＰ型ＭＩＳＦＥＴであるので、第４スイッチング素子Ｑ４は導通状態となる。これにより、補助回路２０はダイオードＤ２に対して還流電流Ｉｒ２とは逆方向の補助電力を供給しようとする。即ち、補助回路２０は、ダイオードＤ２に流れようとする還流電流Ｉｒ２を抑制する方向に電圧を印加する。このように、補助回路２０が逆電圧を印加することによって、還流電流Ｉｒ２は抑制され、あるいは、還流電流Ｉｒ２の流れる時間（還流時間）が短縮される。還流電流Ｉｒ２を抑制することによって、逆回復電流の抑制および逆回復時間の短縮にも繋がる。還流時間および逆回復時間の短縮は、スイッチング素子Ｑ２が非導通状態になってからスイッチング素子Ｑ１が導通状態になるまでのデッドタイムＴｄ２を短縮させる。尚、還流電流および逆回復電流については、図４（Ａ）および図４（Ｂ）を参照して後で説明する。

次に、ｔ５において、スイッチング素子Ｑ１のゲート電圧が論理ロウから論理ハイになり、スイッチング素子Ｑ１が導通状態になる。ｔ４〜ｔ５の直後において、駆動電流Ｉｄｒｖ２から駆動電流Ｉｄｒｖ１へ切り替わるので、第１ノードＮ１の電圧ＶＳＷは上昇する。

次に、ｔ６において、ｔ４から第２期間経過すると、第２タイマＴＭＲ２は、第４スイッチング素子Ｑ４のゲート電圧を論理ハイに戻す。これにより、第４スイッチング素子Ｑ４は非導通状態になり、補助回路２０は、補助電力の供給を停止する。第２期間ｔ４〜ｔ６は、デッドタイムＴｄ２（ｔ４〜ｔ５）と等しいかそれ以上の期間である。これにより、補助回路２０は、ダイオードＤ２が還流電流Ｉｒ２を流す期間以上の期間に亘って補助電力をダイオードＤ２へ印加することができる。

その後、電力変換装置１は、ｔ１〜ｔ６の動作を繰り返す。これにより、電力変換装置１は、第１電源ＰＳ１の直流電力を交流電力に変換してモータＭを駆動する。

次に、ｔ１〜ｔ２およびｔ４〜ｔ５において流れる還流電流および逆回復電流について説明する。

図４（Ａ）は、スイッチング素子Ｑ１に流れる駆動電流Ｉｄｒｖ１およびダイオードＤ１に流れる還流電流Ｉｒ１および逆回復電流Ｉｒｒ１を示すグラフである。図４（Ｂ）は、スイッチング素子Ｑ２に流れる駆動電流Ｉｄｒｖ２およびダイオードＤ２に流れる還流電流Ｉｒ２および逆回復電流Ｉｒｒ２を示すグラフである。ラインＬｑ１は、スイッチング素子Ｑ１に流れる電流を示し、ラインＬｄ１は、ダイオードＤ１に流れる電流を示す。ラインＬｑ２は、スイッチング素子Ｑ２に流れる電流を示し、ラインＬｄ２は、ダイオードＤ２に流れる電流を示す。

ｔ１において、図３に示すようにスイッチング素子Ｑ１のゲート電圧が低下すると、スイッチング素子Ｑ１が非導通状態になるので、図４（Ａ）のラインＬｑ１に示すようにスイッチング素子Ｑ１に流れる駆動電流Ｉｄｒｖ１が低下する。このとき、モータＭからの還流電流Ｉｒ１がダイオードＤ１の順方向に流れる。従って、ラインＬｄ１に示すように、ダイオードＤ１に還流電流Ｉｒ１が流れる。

また、このとき、補助回路１０の第３スイッチング素子Ｑ３が導通状態となり、補助回路１０が補助電力をダイオードＤ１へ供給する。従って、ダイオードＤ１に流れる還流電流Ｉｒ１は抑制され、該還流電流Ｉｒ１の流れる還流時間Ｔｒ１は短縮される。例えば、還流時間Ｔｒ１は、補助回路１０が無い場合における還流時間（例えば、約１μ秒）の約５分の１以下（例えば、約３００ｎ秒）に短縮され得る。還流時間Ｔｒ１の短縮は、デッドタイムＴｄ１の短縮に繋がる。

さらに、ダイオードＤ１に流れる還流電流Ｉｒ１が減少すると、ダイオードＤ１に還流電流Ｉｒ１が流れた後に、ｔ２後において生じる逆回復電流Ｉｒｒ１も減少する。例えば、ダイオードＤ１に順方向の還流電流Ｉｒ１が流れているときに、図４（Ｂ）に示すように、スイッチング素子Ｑ２が導通状態になると、ダイオードＤ１の両端に直流リンク電圧が逆方向に印加される。このとき、残留電荷によって逆方向の逆回復電流Ｉｒｒ１がダイオードＤ１に一旦流れ、その後、ダイオードＤ１は遮断される。このような逆回復電流Ｉｒｒ１は、還流電流Ｉｒ１および還流時間Ｔｒ１を低減させることによって抑制される。これに伴い、逆回復電流Ｉｒｒ１が生じてから逆回復電流Ｉｒｒ１がほぼゼロになるまでの逆回復時間Ｔｒｒ１も短縮される。例えば、逆回復時間Ｔｒｒ１も、補助回路１０が無い場合における逆回復時間（例えば、約３００ｎ秒）の約３分の１以下（例えば、約１００ｎ秒）に短縮され得る。逆回復時間Ｔｒｒ１の短縮およびデッドタイムＴｄ１の短縮によって、スイッチング素子Ｑ１、Ｑ２、Ｑ５、Ｑ６のモータ駆動能力あるいはモータ稼働率が向上し、モータＭを効率良く駆動させることができる。

さらに、還流電流Ｉｒ１および逆回復電流Ｉｒｒ１を抑制することによって、ダイオードＤ１を遮断するまでに必要な電荷量が減少し、ダイオードＤ１の発熱量も低下する。これにより、電力変換装置１のスイッチング動作における発熱量を低下させることができる。

ｔ２〜ｔ４においてスイッチング素子Ｑ２がモータＭへ駆動電流Ｉｄｒｖ２を流す。

ｔ４において、スイッチング素子Ｑ２のゲート電圧が低下すると、スイッチング素子Ｑ２が非導通状態になるので、図４（Ｂ）のラインＬｑ２に示すようにスイッチング素子Ｑ２に流れる駆動電流Ｉｄｒｖ２が低下する。このとき、モータＭからの還流電流Ｉｒ２がダイオードＤ２の順方向に流れる。従って、ラインＬｄ２に示すように、ダイオードＤ２に還流電流Ｉｒ２が流れる。

また、このとき、補助回路２０の第４スイッチング素子Ｑ４が導通状態となり、補助回路２０が補助電力をダイオードＤ２へ供給する。従って、ダイオードＤ２に流れる還流電流Ｉｒ２は抑制され、該還流電流Ｉｒ２の流れる還流時間Ｔｒ２は短縮される。還流時間Ｔｒ２の短縮は、デッドタイムＴｄ２の短縮に繋がる。

さらに、ダイオードＤ２に流れる還流電流Ｉｒ２が減少すると、ダイオードＤ２に還流電流Ｉｒ２が流れた後に、ｔ５後において生じる逆回復電流Ｉｒｒ２も減少する。逆回復電流Ｉｒｒ２は、還流電流Ｉｒ２および還流時間Ｔｒ２を低減させることによって抑制される。これに伴い、逆回復電流Ｉｒｒ２が生じてから逆回復電流Ｉｒｒ２がほぼゼロになるまでの逆回復時間Ｔｒｒ２も短縮される。逆回復時間Ｔｒｒ２の短縮およびデッドタイムＴｄ２の短縮によって、スイッチング素子Ｑ１、Ｑ２、Ｑ５、Ｑ６のモータ駆動能力あるいはモータ稼働率が向上し、モータＭを効率良く駆動させることができる。

さらに、還流電流Ｉｒ２および逆回復電流Ｉｒｒ２を抑制することによって、ダイオードＤ２を遮断するまでに必要な電荷量が減少し、ダイオードＤ２の発熱量も低下する。これにより、電力変換装置１のスイッチング動作における発熱量を低下させることができる。

スイッチング素子Ｑ５、Ｑ６および補助回路３０、４０は、それぞれスイッチング素子Ｑ２、Ｑ１および補助回路２０、１０と同様に動作する。

このように、本実施形態による電力変換装置１は、スイッチング素子Ｑ１、Ｑ２が駆動電流Ｉｄｒｖ１、Ｉｄｒｖ２をスイッチングするごとに、ダイオードＤ１、Ｄ２が還流電流Ｉｒ１、Ｉｒ２を流す。スイッチング素子Ｑ５、Ｑ６も同様に駆動電流をスイッチングするごとに、ダイオードＤ５、Ｄ６も還流電流を流す。このとき、補助回路１０〜４０が還流電流を抑制するように作用し、ダイオードＤ１、Ｄ２、Ｄ５、Ｄ６に流れる還流電流を抑制し、逆回復電流も抑制することができる。これにより、スイッチング動作により発生する熱量（熱損失）を減少させることができる。また、還流電流の抑制により、デッドタイムＴｄ１、Ｔｄ２および逆回復時間Ｔｒｒ１、Ｔｒｒ２が短縮される。これにより、電力変換装置１は、モータ駆動能力を向上させ、モータＭを効率良く駆動することができる。

また、本実施形態によれば、コンパレータＣＭＰ１、ＣＭＰ２がスイッチング素子Ｑ１、Ｑ２のゲート電圧を監視し、それらのゲート電圧が基準電圧を下回ったことを検知してタイマＴＭＲ１、ＴＭＲ２を動作させる。タイマＴＭＲ１、ＴＭＲ２は、スイッチング素子Ｑ１、Ｑ２のゲート電圧が基準電圧を下回ってから所定期間だけスイッチング素子Ｑ３、Ｑ４を導通状態にする。このように、電力変換装置１は、外部からの制御信号無しに、スイッチング素子Ｑ１、Ｑ２が非導通状態になってから所定期間だけ補助電力を供給することができる。

もし、外部からの制御信号を必要とする場合、外部の制御回路が複雑化する。また、外部からの制御信号は、スイッチング素子Ｑ１、Ｑ２の動作とタイミングを適合させることが困難である。

これに対し、本実施形態によれば、電力変換装置１は、外部からの制御信号を不要とするので、比較的簡単な構成で実現することができる。また、本実施形態によれば、補助回路１０、２０は、スイッチング素子Ｑ１、Ｑ２のターンオフを検知したタイミングでスイッチング素子Ｑ３、Ｑ４を自動で導通状態にする。従って、電力変換装置１は、補助電力の供給を、スイッチング素子Ｑ１、Ｑ２のターンオフのタイミングに容易に適合させることができる。

上記実施形態による電力変換装置１は、二相交流モータに適用されている。しかし、電力変換装置１は、三相交流モータに適用してもよい。この場合、３つのスイッチング素子対のそれぞれに対して本実施形態による補助回路１０、２０を設ければよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１・・・電力変換装置、Ｑ１〜Ｑ６・・・スイッチング素子、Ｄ１〜Ｄ６・・・ダイオード素子、１０、２０、３０、４０・・・補助回路、Ｍ・・・モータ、ＰＳ１〜ＰＳ４・・・電源、ＴＭＲ１、ＴＭＲ２・・・タイマ、ＣＭＰ１、ＣＭＰ２・・・コンパレータ、ＣＡＰ１、ＣＡＰ２・・・キャパシタ素子、ＤＲＶ１、ＤＲＶ２・・・ドライバ

Claims (8)

1. 第１電源の正極と負極との間に直列に接続された第１および第２スイッチング素子であって、前記第１スイッチング素子と前記第２スイッチング素子との間の第１ノードに負荷を接続可能な第１および第２スイッチング素子と、
   アノードが前記第１ノードに接続され、カソードが前記第１電源の正極に接続された第１ダイオード素子と、
   第２電源の正極と前記第１電源の正極との間に接続された第３スイッチング素子と、
   前記第３スイッチング素子のゲート電極に接続された第１タイマと、
   第１入力部が前記第１スイッチング素子のゲート電極に接続され、第２入力部が第１基準電圧を入力し、出力が前記第１タイマに接続された第１コンパレータと、を備え、
   前記第１タイマは、前記第１コンパレータの出力に応じて前記第３スイッチング素子を制御する、電力変換装置。
2. 前記第２入力部と前記第１ノードとの間に接続され、前記第１基準電圧を前記第２入力部に印加する第３電源をさらに備えた、請求項１に記載の電力変換装置。
3. 前記第３電源は、前記第１スイッチング素子の閾値電圧とほぼ等しい電圧を前記第１基準電圧として前記第２入力部に印加する、請求項２に記載の電力変換装置。
4. 前記第２電源の正極と前記第２電源の負極との間に接続された第１キャパシタ素子をさらに備えた、請求項１から請求項３のいずれか一項に記載の電力変換装置。
5. 前記第１スイッチング素子のゲート電極に接続された第１ドライバをさらに備え、
   前記第２電源は、前記第１ドライバに電力を供給する、請求項１から請求項４のいずれか一項に記載の電力変換装置。
6. 前記第１コンパレータは、前記第１スイッチング素子のゲート電圧が前記第１基準電圧を下回ったことを検知し、
   前記第１タイマは、前記第１スイッチング素子のゲート電圧が前記第１基準電圧を下回ってから第１期間、前記第３スイッチング素子を導通状態にする、請求項１から請求項５のいずれか一項に記載の電力変換装置。
7. 前記第１期間は、前記第１スイッチング素子のゲート電圧が前記第１基準電圧を下回ってから前記第２スイッチング素子が導通状態になるまでの期間以上である、請求項６に記載の電力変換装置。
8. アノードが前記第１電源の負極に接続され、カソードが前記第１ノードに接続された第２ダイオード素子と、
   第４電源の正極と前記第１ノードとの間に接続された第４スイッチング素子と、
   前記第４スイッチング素子のゲート電極に接続された第２タイマと、
   第３入力部が前記第２スイッチング素子のゲート電極に接続され、第４入力部が第２基準電圧を入力し、出力が前記第２タイマに接続された第２コンパレータと、をさらに備え、
   前記第２タイマは、前記第２コンパレータの出力に応じて前記第４スイッチング素子を制御する、請求項１に記載の電力変換装置。

Images