JP7514389B2 - パワー半導体デバイス - Google Patents

Description

技術分野
本発明は、とりわけ、複数の並列サイリスタセルを備え、複数のサイリスタセルのゲート電極が、少なくとも４つの支柱を各々が含む複数の多角形を含むゲート設計を形成するパワー半導体デバイス、およびそのようなパワー半導体デバイスの製造方法に関する。

このようなパワー半導体デバイスの応用例としては、例えば誘導加熱、クローバー保護、高電圧直流（ＨＶＤＣ）電力伝送、フレキシブル交流伝送システム（ＦＡＣＴＳ）などが挙げられる。

技術的背景
サイリスタ（ｎｐｎｐまたはｐｎｐｎ）として知られる４領域半導体スイッチングデバイスは、これまで、大きな連続カソード領域に配置された均一な短絡パターン（典型的には三角形または六角形）を形成する局所的に短絡されたカソードエミッタとともに構築されてきた。ゲート電極による高速ターンオフの目的で、カソード領域は、ゲート－カソード接合の転流による高速電荷除去を容易にするために狭いストライプにセグメント化される（ゲート転流サイリスタ（ＧＣＴ））。本発明の説明される実施形態は、５０Ｈｚおよび６０Ｈｚ動作周波数に専用の位相制御サイリスタ（ＰＣＴ）およびｋＨｚ動作周波数が可能な高速サイリスタに典型的であるように、外部回路による転流能力を維持しながら、頑健性および堅牢性の観点から改善されたターンオン能力に焦点を当てる。ＰＣＴサイリスタおよび高速サイリスタの両方の最新の用途は、高速かつ堅牢なターンオンの必要性によって帰される。

サイリスタは、ゲート電極を用いた高速なターンオンと、ゲート電極を用いない回路転流による高速なターンオフとを目的として、カソード表面においてゲート－カソード境界を最大にするようにカソード領域にわたって均等に分散されたゲート電極によって設けられている。これを提供することの利点は、より低い回路転流時間ｔ_ｑおよびより高いｄＶ／ｄｔ特性、すなわち、トリガリングなしに順方向特性における高速電圧過渡事象を阻止する能力である。特定の設計に応じて、高いｄＩ／ｄｔ特性、すなわち、アノード電流の高速過渡事象を安全にオンにする能力に達することもできる。ｄＶ／ｄｔおよびｄＩ／ｄｔ特性はトレードオフを受けるので、これら２つのパラメータの最大定格を同時に達成することはできない。

少なくとも１つの外部エミッタゾーンと、カソードのエミッタゾーンに位置する複数の短絡（電気的短絡回路が現れ得る短絡領域）を介してエミッタゾーンに関連付けられるエミッタ電極と電気的に接続される隣接するベースゾーンとを有する半導体を伴うサイリスタを構築することが知られている。漏洩電流の低減に加えて、エミッタ短絡の目的は、ｄＶ／ｄｔ特性を改善することである。ｄＶ／ｄｔ挙動の改善は、サイリスタへの電圧の印加時に電子の一部がエミッタゾーンに短絡され、エミッタゾーンからの電荷キャリアの放出を引き起こすことなく短絡を介してエミッタ電極に直接流れるために、生じる。印加された電圧でのファイヤリング（firing）またはトリガリングで、エミッタ領域からの電荷キャリアの放出は、短絡されたエミッタ領域を有するサイリスタの場合の方が、小さい短絡されたエミッタ領域またはより遠い短絡を有するサイリスタよりも、より高いｄＶ／ｄｔ値で起こる。同時に、サイリスタが供給される制御電流なしに導通状態に切換えられるサイリスタ電流の値に増加がある。ｄＶ／ｄｔ挙動を改善するために、例えば、短絡の直径を増大させることによって、または比較的小さい短絡の量を増大させることによって、短絡の距離を減少させてもよい（短絡面積を増大させる）。しかしながら、短絡は、制御電極に隣接する放出された縁部から発するファイヤリングプロセスの伝播について障害を引き起こし、ｄＩ／ｄｔ特性を低下させる。その結果、ファイヤリングプロセスの広がりは、短絡の相互距離を小さくすることによって強く抑制される。

現状技術のサイリスタは、多くの最近の用途において要求されるように、高いｄＩ／ｄＴおよび高いｄＶ／ｄＴ特性ならびに低いターンオフ時間ｔ_ｑに対する増大した要求を満たしていない。ｄＩ／ｄｔ特性は、数１００Ａ／μｓに限定される。高速サイリスタは、通常、増加したｄＩ／ｄｔ特性およびより低いターンオフ時間ｔ_ｑを提供するが、それらの設計は、ｄＶ／ｄｔ特性およびオン状態損失を犠牲にする。高いｄＩ／ｄｔ特性および低いターンオフ時間ｔ_ｑのための従来的な設計戦略は、ゲートとカソードとの間の境界を延長することに基づく。この場合、従来のサイリスタの単純なゲート電極が、全カソード領域の大部分を均一に覆うように分散された増幅ゲート構造を用いて、拡張される。分散された増幅ゲート（ＡＧ）概念は、ターンオンプロセスを高速化するために使用される。ターンオン中、既にターンオンされた領域の電子－正孔プラズマは、横方向にＡＧから内側カソード領域内に移動する。カソードは、必要とされるｄＶ／ｄｔ特性を提供するために均一に分散された短絡（ゲート－カソード接合の局所短絡）を含む（例えばＷＯ ２０１６／１９３０７８ Ａ１を参照）。ｄＶ／ｄｔが良いほど、ｄＩ／ｄｔ特性は低い。

ＵＳ９，７４１，８３９ Ｂ１は、例えば、交互するｐ－ｎ－ｐ－ｎ型層を形成する半導体材料を含むディスク状デバイスを含むサイリスタデバイスを開示する。このデバイスは、外部ゲートリード接点から複数の並列に接続されたサイリスタユニットまで延在するゲート領域を含んでもよい。各サイリスタユニットは、ゲート電流が向けられてもよい少なくとも１つの複数の点を形成するために、少なくとも１つの露出されたｐベース（ｐＢ）層部分を含んでもよい。さらに、ゲート領域上に絶縁層を形成して、ゲート電極の少なくとも一部をｐＢ層から絶縁し、変位電流を短絡ドットに向け、次いで、複数の点に向けてもよい。各サイリスタユニットに入る電流は、各サイリスタユニットにおいてターンオン領域を生成してもよく、それはサイリスタデバイス全体に広がる。しかしながら、この概念は、複雑な製造プロセスを必要とし、ターンオン中に並列に作用するサイリスタの量が限られるため、大面積デバイスには適さない場合がある。並列に動作するサイリスタの量を増やすことは、この概念では可能であるかもしれないが、ゲート延長部によって消費されるカソード面積のペナルティがある。これは、非常に短いターンオフ時間ｔ_ｑに対する要求を満たすために過剰なキャリア寿命を大幅に低減する目的で高速サイリスタにおいて既に充分に高い、より高いオン電圧（損失）につながるであろう。

ＵＳ４ ５８１ ６２６ Ａはゲートターンオフサイリスタを開示しており、ゲート設計は、少なくとも４つの支柱を各々が含む複数の多角形を含む。ＵＳ３ ６１９ ７３８ Ａは、ターンオンを改善するためにカソード表面上にゲートグリッド分布を有するサイリスタを開示している。ＤＥ ３７ ２３ １５０ Ａ１は、セグメント化されたカソード表面を有するゲートターンオフサイリスタ構造を開示している。ＪＰ Ｓ６２ １９５１７４ Ａは、セグメント化されたカソード側と中央ゲート領域とを有する半導体構造を開示している。カソードセグメントは、六角形のメッシュを構築するゲート構造によって囲まれている。ＥＰ ２ ４６３ ９１３ Ａ１は、カソード領域およびカソード短絡領域の注入およびゲートコンタクトを形成するステップを用いる、サイリスタを形成する方法を開示している。

概要
したがって、本発明の目的は、高いｄＩ／ｄｔおよびｄＶ／ｄｔ特性ならびに低いターンオフ時間ｔ_ｑを有するパワー半導体デバイスを提供すると同時に、順方向および逆方向阻止能力の両方ならびに非常に迅速にターンオフする能力を提供することである。これは、多角形状の比較的小さいカソードアイランドが半導体ウェハ上に均質に分布し、ゲートメタライゼーションによって完全に取り囲まれる態様で、ゲート－カソード境界の長さを最大化することによって達成される。ＧＣＴに典型的なゲートターンオフ能力に対する要求がないので（本発明者らの場合、回路転流のみが機能している）、カソードアイランドのサイズは、ＧＣＴにおけるよりもはるかに大きくなり得、これにより、カソード短絡領域の効果的な配置のための空間を提供する。同時に、カソードアイランドのサイズは、従来のサイリスタのゲートまたは増幅ゲートの間のカソード領域よりもはるかに小さくてもよく、それによって、はるかに速いターンオフおよびはるかに高いｄＩ／ｄｔをもたらす。カソード寸法決定の新しい概念は、カソードアイランドのサイズを、最大ｄＩ／ｄｔおよびｄＶ／ｄｔならびに同時に最低ｔ_ｑのためのカソード短絡領域の最適なサイズおよび配置に従属させることを可能にする。

従来のサイリスタにおける最大ｄＶ／ｄｔ特性の達成は、できるだけゲートランナー（Ｐ型ゲート領域の縁部）の近くに密集したカソード短絡領域を配置することを必要とする。しかしながら、これは、ゲート領域の縁部と最も近いカソード短絡領域との間に位置するターンオフ初期の導通領域の大きさを実質的に低減し、ｄＩ／ｄｔ特性を低減する。ｄＶ／ｄｔ特性の観点から最適なカソード短絡領域の位置を維持しつつ、ゲート－カソード周囲の長さを複数倍に増加させると、ターンオフの初期段階における導通領域の拡大をもたらし、ｄＩ／ｄｔ特性を増大させ得る。数百個の並列接続されたサイリスタ（カソード領域）が同時にターンオンし得るという事実は、従来のサイリスタの欠点、すなわち、大面積カソード領域を完全にターンオンするために中央または増幅ゲートからウェハ縁部に向かって広がる横方向プラズマの必要性を排除し、ｄＩ／ｄｔ特性の著しい増加につながる。カソード短絡領域を使用して、内部デバイス構造内で、すなわちＧＣＴ型デバイスにおけるようなゲート回路による外部制御を必要とせずに、ｄＶ／ｄｔ特性を最適化する可能性は、ゲート制御に対するいかなる追加の要求も伴わずに、この概念に動的堅牢性をもたらす。

本発明の目的は、請求項１に記載のパワー半導体デバイスおよび請求項１８に記載の当該パワー半導体デバイスの製造方法によって達成される。

本発明の一実施形態によるパワー半導体デバイスは、第１の主面と、第１の主面の反対側の第２の主面とを有する半導体ウェハを備え、半導体ウェハは、複数の並列サイリスタセルを備え、各サイリスタセルは、第１の主面から第２の主面まで順に、（ａ）第１の主面上に配置されたカソード電極およびゲート電極と、（ｂ）カソード電極とオーミック接触を形成する第１導電型のカソード領域を含むカソード層と、（ｃ）第１の導電型とは異なる第２の導電型の第１のベース層とを含み、カソード領域は、第１のベース層内にウェルとして形成され、第１のベース層とカソード領域との間に第１のｐ－ｎ接合を形成し、各サイリスタセルはさらに、（ｄ）第１のベース層と第２のｐ－ｎ接合を形成する第１の導電型の第２のベース層と、（ｅ）第２のベース層によって第１のベース層から分離された第２の導電型のアノード層とを含み、ゲート電極は、第１のベース層とオーミック接触を形成し、アノード電極は、第２の主面上に配置され、アノード層とオーミック接触を形成する。複数のサイリスタセルのゲート電極は、少なくとも４つの支柱を各々が含む複数の多角形を含むゲート設計を形成する。

別の実施形態では、複数の多角形は、中央ゲートコンタクトを介して接続される。
別の実施形態では、複数の多角形は、周辺ゲートコンタクトを介して接続される。

別の実施形態では、支柱の横方向幅は、０．１ｍｍ～１ｍｍの範囲、または０．１ｍｍ～０．５ｍｍの範囲である。

別の実施形態では、多角形の支柱の横方向幅は、中央または周辺ゲートコンタクトからの距離が大きくなるにつれて減少する。

別の実施形態では、パワー半導体デバイスは、高電力逆阻止サイリスタまたは逆導通サイリスタである。

別の実施形態では、カソード領域は六角形であり、カソード層は、カソード電極を第１のベース層に接続する第２の導電型のカソード短絡領域を含む。

別の実施形態では、カソード短絡領域は、多角形状または円形状またはストライプ形状であり、カソード短絡領域は、六角形カソード領域内で六角形ゲート－カソード境界に沿って配置される。

別の実施形態では、パワー半導体デバイスは、カソード領域と接触する第１のカソード金属層と、複数のサイリスタセルのすべてのカソード領域の第１のカソード金属層と接触する第２のカソード金属層とを含む。

別の実施形態では、パワー半導体デバイスは、ウェハの第１の主面上のゲート電極と第１のカソード金属層との間に横方向にゲート－カソード絶縁物を含む。

別の実施形態では、パワー半導体デバイスは、ゲート電極上およびゲート－カソード絶縁物上にゲート絶縁物を含む。

別の実施形態では、第１のカソード金属はアルミニウムを含み、第２の金属層は、すべての個々のカソードセグメントと接触して単一のカソード電極を形成する、例えばモリブデン製のディスクによって形成され、または第２の金属層は、すべての個々のカソードセグメントと接触して単一のカソード電極を形成するアルミニウムを含む。

別の実施形態では、第１のカソード金属層は、カソード領域への物質対物質結合を形成し、第２のカソード金属層は、第１のカソード金属層への取り外し可能な接続を形成し、第２のカソード金属層は、単一の共通ディスクとしてすべてのサイリスタセルの第１のカソード金属層に接触する。

別の実施形態では、カソード領域は、第１の主面上の第１のベース層の表面である、第１のベース層の上面の上方に垂直に延在する頂部セクションと、第２のベース層６に接触する、ウェハ内の底部セクションとを含む。

別の実施形態では、カソード領域は、六角形状、ストライプ形状または円形状のいずれかであり、頂部セクションの面積は底部セクションの面積よりも小さい。

本発明の別の実施形態によれば、パワー半導体デバイスは、ゲート電極とカソード領域の頂部セクションとの間に横方向に、およびゲート電極の上に、ゲート－カソード絶縁物と、ゲート－カソード絶縁物およびカソード領域の頂部セクションの上にあり、カソード領域の頂部セクションと接触するカソード電極とを含む。

別の実施形態では、複数のサイリスタセルは、６つの支柱を各々が含む複数の六角形を含むハニカム状ゲート設計を形成する。

別の実施形態では、各六角形の直径は、１ｍｍ～２０ｍｍの範囲、または２ｍｍ～１０ｍｍの範囲である。

本発明の実施形態によるパワー半導体デバイスの製造方法は、第１の主面を有するウェハを提供するステップと、第１の主面に予め堆積されたドーパントを拡散させるか、または第１の主面に注入することによって、第１のベース層内のカソード層内にカソード領域を生成するステップと、第１の主面に予め堆積されたドーパントを拡散させるか、または第１の主面に注入することによって、カソード層にカソード短絡領域を生成するステップと、構造化された金属マスクを介してゲート電極のオーミック接触を形成するステップと、構造化されたマスク層を介してゲート－カソード絶縁物を形成するステップとを含み、このマスク層はカソード領域上でエッチングされ、本方法はさらに、カソード電極の、カソード領域とのオーミック接触を形成するステップを含む。

図面の簡単な説明
本発明の実施形態の主題は、添付の図面を参照して以下の詳細な説明においてより詳細に説明される。

パワー半導体デバイスの基本構造の一例、例えばサイリスタを示す図である。 本発明の一実施形態によるパワー半導体デバイスのゲート設計の例を開示する。 本発明の一実施形態によるパワー半導体デバイスのゲート設計の例を開示する。 カソード短絡領域の形状の例を示す図である。 カソード短絡領域の形状の例を示す図である。 カソード短絡領域の形状の例を示す図である。 本発明の一実施形態によるパワー半導体デバイスのカソードコンタクト構造の例を示す。 本発明の一実施形態によるパワー半導体デバイスのメサカソードセグメントを開示する。 本発明の一実施形態によるパワー半導体デバイスのカソード領域およびカソード短絡領域の具体的な設計を示す。

図面で使用される参照符号は、本明細書の最後に参照符号のリストに要約される。説明される実施形態は、例として意図され、本発明を限定するものではない。本発明は、特許請求の範囲によってのみ定義される。

実施形態および例の詳細な説明
以下、添付の図面１～５に関連して、本発明の実施形態をいくつかの例に基づいて詳細に説明する。

図１は、４層構造（ｐｎｐｎまたはｎｐｎｐ）の位相制御サイリスタを例示するパワー半導体デバイス１の例を示している。パワー半導体デバイス１は、第１の主面２上に上面を有し、第１の主面２の反対側の第２の主面３上に底面を有する半導体ウェハを備える。パワー半導体デバイス１は、複数の並列サイリスタセルを含み、各サイリスタセルは、第１の主面２から第２の主面３まで順に、第１の主面２上に配置されたカソード電極９とゲート電極８と、例えばｎ＋型である、第１の導電型のカソード領域４を含み、カソード電極９とオーミック接触を形成するカソード層と、第１の導電型とは異なる、例えばｐ型である、第２の導電型の第１のベース層５とを備え、カソード領域４は、第１のベース層５とカソード領域４との間に第１のｐ－ｎ接合を形成するために、第１のベース層５内にウェルとして形成され、パワー半導体デバイス１はさらに、第１のベース層５と第２のｐ－ｎ接合を形成する、例えばｎ－型の第１の導電型の第２のベース層６と、第２のベース層６によって第１のベース層５から分離された、例えばｐ＋型の第２の導電型のアノード層７とを備え、ゲート電極８は、第１のベース層５とオーミック接触を形成し、アノード電極１０は、第２の主面３上に配置され、アノード層７とオーミック接触を形成する。

ｄＩ／ｄｔおよびｄＶ／ｄｔ特性を最大化し、同時に転流ターンオフ時間ｔ_ｑを低減するために、本発明の実施形態によるパワー半導体デバイス１は、例えば図２Ａおよび図２Ｂに示すように、少なくとも４つの支柱を各々が含む複数の多角形によって形成される複数のサイリスタセルのゲート電極８の設計を必要とする。複数の多角形による閉セル構造により、並列に動作するサイリスタセグメントが作成される。

本発明の別の実施形態では、例えば図２Ａに示すように、ゲート電極の複数の多角形は、中央ゲートコンタクト１１を介して接続される。

本発明の別の実施形態では、例えば、図２Ｂに示されるように、ゲートコンタクト１２は、シリコンウェハの周囲に移動され、より長いゲート－カソード境界から始まって中心に向かってサイリスタをターンオンし、漂遊インダクタンスの影響を最小限にする。

本発明の別の実施形態では、支柱の横方向幅は、並列のサイリスタセグメントの数を最大にするために、０．１ｍｍ～１ｍｍの範囲、例示的には０．１ｍｍ～０．５ｍｍの範囲である。この文脈における横方向という文言は、第１の主面２の上面上への平面視したときの面内方向を指す。

本発明の別の実施形態では、支柱の横方向幅は、中央ゲートコンタクト１１または周辺ゲートコンタクト１２から離れるにつれて減少して、ターンオン中にゲート電流によって供給されるカソード多角形の量が減少する領域における（より低いオン状態電圧ＶＴを引き起こす）カソード面積消費を最小限にする。

本発明の特定の実施形態によれば、本発明のある実施形態によるパワー半導体デバイスは、高電力逆阻止サイリスタまたは逆導通サイリスタである。

本発明の別の実施形態によれば、カソード領域４は六角形の形状であり、カソード層は、カソード電極９を第１のベース層５と接続する第２の導電型のカソード短絡領域１３を含み、電子の一部がエミッタゾーンからの電荷キャリアの放出を引き起こすことなくカソード短絡領域を介してエミッタ電極に直接流れることを可能にすることによって、パワー半導体デバイスのｄＶ／ｄｔ挙動を改善する。

本発明の別の実施形態によれば、カソード短絡領域１３は、多角形状または円形状またはストライプ形状であり、カソード短絡領域１３は、六角形カソード領域４内で六角形ゲートカソード境界に沿って配置される。カソード短絡領域１３の形状のいくつかの実施形態が、図３Ａ～図３Ｃに例として示されている。この点において、図３Ａは六角形のカソード短絡領域１３を開示しており、これは６つの支柱を含む特定のタイプの多角形である。

本発明の別の実施形態では、例えば図３Ｃに示すように、カソード短絡領域１３は円形であり、六角形カソード領域４内で六角形ゲート－カソード境界に沿って配置される。

本発明の別の実施形態では、例えば図３Ｂに示すように、カソード短絡領域１３はストライプ形状であり、六角形カソード領域４内で六角形ゲート－カソード境界に沿って配置される。最終的に、ストライプ形状のカソード短絡領域は、ゲート－カソード境界に対して垂直に配置されてもよい（図示せず）。

ｐ＋型カソード短絡領域が六角形カソード領域内に位置する図３Ａに示すように、多角形、例えば六角形のカソード短絡領域が六角形ゲート－カソード境界に沿って配置される場合、ゲート－カソード境界からの距離Ｌ_ＮＰは、必要なｄＶ／ｄｔ定格を達成するための設計パラメータである。第１の主面２上で平面視した場合、カソード短絡の幅Ｌ_Ｐは、利用可能なフォトリソグラフィプロセスの分解能（最小形状サイズ）およびカソード短絡自体の効率によって制限される。直径の妥当な範囲は８０μｍ～１５０μｍである。例えば図３Ｄから明らかなように、カソード六角形の幅は、
Ｌ_Ｎ＝２×Ｌ_ＮＰ＋２×Ｌ_Ｐ＋ｘ
であり、ここで、ｘは、カソード短絡領域１３の内径に相当し、カソード短絡領域間の距離の範囲、例えば３００μｍ～９００μｍにある。この結果、例えば、Ｌ_Ｎ＝５００μｍ～１３００μｍとなる。カソード短絡領域の多角形構造のコーナー効果（corner effects）を補償するために、カソード短絡領域は、例えば図３Ｃおよび図３Ｂに示すように、円形状またはストライプ形状であってもよい。先行技術の設計との１つの違いは、カソード領域が非常に小さいので、例えば先行技術から公知の三角形または台形のような、空間的に配置されたカソード短絡領域の短絡パターンの必要がないことである。最大ｄＩ／ｄｔ特性を提供するゲート－カソード境界の最大長さを得るためにカソードセグメントの領域を最小化するために、カソード短絡領域からなる単一の線または列のみが存在する。ｄＩ／ｄｔ特性を最大化するために、本発明の本実施形態は、カソードセグメントの数を最大化するためのいくつかの手段、例えば、多角形のサイズを低減すること、またはゲート金属の幅を低減すること、を提供する。極端な場合、非常に小さいカソード領域４では、カソード領域の中央に単一のカソード短絡しかないことがある。

デバイスの熱性能を向上させるために、ゲート電極８とカソード電極９との間の領域は、ポリイミドまたは空気よりも高い熱伝導率を有する任意の他の絶縁体によって充填されてもよい。

例えば図３Ｄに示される別の実施形態では、平坦なカソード領域（平面デバイス）を有するサイリスタを表し、本発明の実施形態によるパワー半導体デバイスのカソード電極９は、カソード領域４に接触する第１のカソード金属層１０１と、複数のサイリスタセルのすべてのカソード領域４の第１のカソード金属層１０１に接触する第２のカソード金属層１０２とを備える。

別の実施形態では、第２のカソード金属１０２は、モリブデンを含み、パワー半導体デバイスに恒久的に固定されないが、例えばパワー半導体デバイスのパッケージのポールピースによって機械的に押圧されるディスクである。

本発明の別の実施形態によれば、パワー半導体デバイスは、ウェハの第１の主面２上のゲート電極と第１のカソード金属層１０１との間に横方向にゲート－カソード絶縁物１４を備える。ゲート－カソード絶縁物１４は、例えば、ポリイミド、酸化物、またはデバイスの熱性能を向上させるために空気よりも高い熱伝導率を有する任意の他の絶縁体であってもよい。

本発明の別の実施形態では、パワー半導体デバイスは、ゲート電極８上およびゲート－カソード絶縁物１４上にゲート絶縁物１５をさらに含む。この選択肢は、周辺に配置されたゲート電極の場合に有利である。この選択肢は、周辺に配置されたゲート電極の場合に有利である。

本発明の別の実施形態によれば、第１のカソード金属層１０１は、カソード領域４への物質対物質結合を形成し、第２のカソード金属層１０２は、第１のカソード金属層１０１への取り外し可能な接続を形成し、第２のカソード金属層（１０２）は、単一の共通ディスクとしてすべてのサイリスタセルの第１のカソード金属層１０１に接触する。第１のカソード金属層１０１はアルミニウムを含んでもよく、第２の金属層１０２はモリブデンディスクによって形成されてもよい。

図４は、本発明の別の実施形態、例示的には、カソード領域４が、第１の主面２上において第１のベース層の上面の上方に垂直に延在する頂部セクションと、ウェハ内の底部セクションとを含む、パワー半導体デバイスを開示する。図４に示すようなメサカソードセグメントによるゲートとカソードとの相互嵌合によって、ゲート－カソード境界の長さをさらに最大化して、高いｄＩ／ｄｔおよびｄＶ／ｄｔを達成してもよい。デバイスの電気的性能を最適化し、製造コストを低減するために、カソードセグメントのサイズおよび形状は、所望の効果を達成するように適合されてもよい。

本発明の別の実施形態によれば、カソード領域４は、六角形状、ストライプ形状または円形状のいずれかであり、頂部セクションの面積は底部セクションの面積よりも小さい。

本発明の別の実施形態によれば、カソード電極９はモリブデンを含んでもよい。既に上述したように、カソード電極９は、少なくとも部分的にモリブデンディスクとして形成されてもよく、モリブデンディスクは、パワー半導体デバイスに恒久的に固定されず、例えばパワー半導体デバイスのパッケージのポールピースによって機械的に押圧される。

本発明の別の実施形態によれば、パワー半導体デバイスは、ゲート電極８とカソード領域４の頂部セクションとの間に横方向に、およびゲート電極８の上に、ゲート－カソード絶縁物１４と、ゲート－カソード絶縁物１４およびカソード領域４の頂部セクションの上にあり、カソード領域４の頂部セクションと接触するカソード電極９とを含む。ゲート電極と垂直に延在するカソード領域４との間に横方向に配置され、ゲート電極８の上に形成されるゲート－カソード絶縁物１４によって、例えば図４から明らかなように平面が形成され、したがって、後続のパッケージングプロセスが単純化され、また、ゲートをカソードと短絡させる小さな粒子によって引き起こされる最終的な信頼性の問題が回避される。

本発明の別の実施形態によれば、カソード電極９はアルミニウムを含んでもよい。
本発明の別の実施形態によれば、例えば図２Ａおよび図２Ｂに開示されるように、本発明の実施形態によるパワー半導体デバイスの複数のサイリスタセルは、６つの支柱を各々が含む複数の六角形を含むハニカムゲート設計を形成する。

本発明の別の実施形態によれば、各六角形の直径は、１ｍｍ～２０ｍｍの範囲または２ｍｍ～１０ｍｍの範囲である。

本発明のパワー半導体デバイスの製造方法を提供することも、本発明の目的である。本方法は、第１の主面２を有するウェハを提供するステップと、第１の主面２に予め堆積されたドーパントを拡散させるか、または第１の主面２に注入することによって、第１のベース層５内のカソード層内にカソード領域４を生成するステップと、第１の主面２に予め堆積されたドーパントを拡散させるか、または第１の主面２に注入することによって、カソード層にカソード短絡領域１３を生成するステップと、構造化された金属マスクを介してゲート電極８のオーミック接触を形成するステップと、構造化されたマスク層を介してゲート－カソード絶縁物１４を形成するステップとを含み、このマスク層はカソード領域４上でエッチングされ、本方法はさらに、カソード電極９の、カソード領域４とのオーミック接触を形成するステップを含む。

参照信号のリスト
１ パワー半導体デバイス
２ 第１の主面
３ 第２の主面
４ カソード領域
５ 第１のベース層
６ 第２のベース層
７ アノード層
８ ゲート電極
９ カソード電極
１０ アノード電極
１１ 中央ゲートコンタクト
１２ 周辺ゲートコンタクト
１３ カソード短絡領域
１４ ゲート－カソード絶縁物
１５ ゲート絶縁物
１０１ 第１のカソード金属層
１０２ 第２のカソード金属層

Claims (16)

1. パワー半導体デバイス（１）であって、
   第１の主面（２）と、前記第１の主面（２）の反対側の第２の主面（３）とを有する半導体ウェハを備え、前記半導体ウェハは、
   複数の並列サイリスタセルを含み、各サイリスタセルは、前記第１の主面（２）から前記第２の主面（３）まで順に、
   （ａ）前記第１の主面（２）上に配置されたカソード電極（９）およびゲート電極（８）と、
   （ｂ）前記カソード電極（９）とオーミック接触を形成する第１の導電型のカソード領域（４）を含むカソード層と、
   （ｃ）前記第１の導電型とは異なる第２の導電型の第１のベース層（５）とを含み、前記カソード領域（４）は、前記第１のベース層（５）内にウェルとして形成され、前記第１のベース層（５）と前記カソード領域（４）との間に第１のｐ－ｎ接合を形成し、前記各サイリスタセルはさらに、
   （ｄ）前記第１のベース層（５）と第２のｐ－ｎ接合を形成する第１の導電型の第２のベース層（６）と、
   （ｅ）前記第２のベース層（６）によって前記第１のベース層（５）から分離された第２の導電型のアノード層（７）とを含み、
   前記ゲート電極（８）は、前記第１のベース層（５）とオーミック接触を形成し、アノード電極（１０）は、前記第２の主面（３）上に配置され、前記アノード層（７）とオーミック接触を形成し、
   前記複数のサイリスタセルの前記ゲート電極（８）は、６つの支柱を各々が含む複数の多角形を含むゲート設計を形成し、
   前記カソード領域（４）は六角形であり、前記カソード層は、前記カソード電極（９）を前記第１のベース層（５）に接続する第２の導電型のカソード短絡領域（１３）を含み、
   前記カソード短絡領域（１３）は多角形状または円形状またはストライプ形状であり、前記カソード短絡領域（１３）は前記六角形カソード領域（４）内で六角形のゲート－カソード境界に沿って配置される、パワー半導体デバイス（１）。
2. 前記複数の多角形は、中央ゲートコンタクト（１１）を介して接続される、請求項１に記載のパワー半導体デバイス（１）。
3. 前記複数の多角形は、周辺ゲートコンタクト（１２）を介して接続される、請求項１に記載のパワー半導体デバイス（１）。
4. 前記支柱の横方向幅は、０．１ｍｍ～１ｍｍの範囲、または０．１ｍｍ～０．５ｍｍの範囲である、請求項１～３のいずれか１項に記載のパワー半導体デバイス（１）。
5. 前記多角形の前記支柱の横方向幅は、前記中央ゲートコンタクト（１１）からの距離が増加するにつれて減少する、請求項２に記載のパワー半導体デバイス（１）。
6. 前記パワー半導体デバイス（１）は、高出力逆阻止サイリスタまたは逆導通サイリスタである、請求項１～５のいずれか１項に記載のパワー半導体デバイス（１）。
7. 前記カソード領域（４）と接触する第１のカソード金属層（１０１）と、前記複数のサイリスタセルのすべての前記カソード領域（４）の前記第１のカソード金属層（１０１）と接触する第２のカソード金属層（１０２）とを備える、請求項１から６のいずれか１項に記載のパワー半導体デバイス（１）。
8. 前記ウェハの前記第１の主面（２）上において前記ゲート電極（８）と前記第１のカソード金属層（１０１）との間に横方向にゲート－カソード絶縁物（１４）を備える、請求項７に記載のパワー半導体デバイス（１）。
9. 前記ゲート電極（８）上および前記ゲート－カソード絶縁物（１４）上にゲート絶縁物（１５）を備える、請求項８に記載のパワー半導体デバイス（１）。
10. 前記第１のカソード金属層（１０１）は、前記カソード領域（４）への物質対物質結合を形成し、前記第２のカソード金属層（１０２）は、前記第１のカソード金属層（１０１）への取り外し可能な接続を形成し、前記第２のカソード金属層（１０２）は、単一の共通ディスクとしてすべてのサイリスタセルの前記第１のカソード金属層（１０１）に接触する、請求項７から９のいずれか１項に記載のパワー半導体デバイス（１）。
11. 前記カソード領域（４）は、
    前記第１のベース層（５）の上面の上方に垂直に延在する頂部セクションと、
    前記ウェハ内の底部セクションとを含む、請求項１から１０のいずれか１項に記載のパワー半導体デバイス（１）。
12. 前記頂部セクションの面積は、前記底部セクションの面積よりも小さい、請求項１１に記載のパワー半導体デバイス（１）。
13. 前記ゲート電極（８）と前記カソード領域（４）の前記頂部セクションとの間において横方向に、および前記ゲート電極（８）の上にあるゲート－カソード絶縁物（１４）と、
    前記ゲート－カソード絶縁物（１４）および前記カソード領域（４）の前記頂部セクション上にあり、前記カソード領域（４）の前記頂部セクションに接触するカソード電極（９）とを含む、請求項１１～１２のいずれか１項に記載のパワー半導体デバイス。
14. 前記複数のサイリスタセルは、６つの支柱を各々が含む複数の六角形を含むハニカム状ゲート設計を形成する、請求項１から１３のいずれか１項に記載のパワー半導体デバイス（１）。
15. 各六角形の直径は、１ｍｍ～２０ｍｍの範囲、または２ｍｍ～１０ｍｍの範囲である、請求項１４に記載のパワー半導体デバイス（１）。
16. 請求項１から１５のいずれか１項に記載のパワー半導体デバイス（１）の製造方法であって、
    第１の主面（２）を有するウェハを提供するステップと、
    前記第１の主面（２）に予め堆積されたドーパントを拡散させることによって、または前記第１の主面（２）に注入することによって、前記第１のベース層（５）内のカソード層内にカソード領域（４）を生成するステップと、
    前記第１の主面（２）に予め堆積されたドーパントを拡散させることによって、または前記第１の主面（２）に注入することによって、前記カソード層内にカソード短絡領域（１３）を生成するステップと、
    構造化された金属マスクを介して前記ゲート電極（８）のオーミック接触を形成するステップと、
    構造化されたマスク層を介してゲート－カソード絶縁物（１４）を形成するステップとを含み、このマスク層は前記カソード領域（４）上でエッチングされ、前記方法はさらに、
    前記カソード電極（９）の、前記カソード領域（４）とのオーミック接触を形成するステップを含む、方法。

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