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KR101679108B1 - 국부적 에미터 쇼트 도트들의 개선된 패턴을 갖는 위상 제어 사이리스터 - Google Patents

국부적 에미터 쇼트 도트들의 개선된 패턴을 갖는 위상 제어 사이리스터 Download PDF

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KR101679108B1
KR101679108B1 KR1020137001485A KR20137001485A KR101679108B1 KR 101679108 B1 KR101679108 B1 KR 101679108B1 KR 1020137001485 A KR1020137001485 A KR 1020137001485A KR 20137001485 A KR20137001485 A KR 20137001485A KR 101679108 B1 KR101679108 B1 KR 101679108B1
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South Korea
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thyristor
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short
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페터 슈트라이트
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에이비비 슈바이쯔 아게
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Abstract

사이리스터의 캐소드 측 상에 쇼트 패턴으로 배열된 복수의 국부적 에미터 쇼트 도트들 (304) 및 메인 게이트 구조 (306) 을 포함하는 새로운 설계를 갖는 위상 제어 사이리스터가 제시된다. 여기서, 메인 게이트 구조 (306) 는, 캐소드 측의 중심 영역으로부터 주변 영역 쪽으로 연장하는, 길이 방향의, 바람직하게 테이퍼된, 메인 게이트 빔들 (316) 을 포함한다. 이웃하는 메인 게이트 빔들 (316) 은 연관되는 중간의 중앙 라인 (314) 에 대하여 거리를 두고 배열된다. 쇼트 패턴은 연관되는 중앙 라인 (314) 에 인접한 영역 (312) 에서 보다 메인 게이트 빔 (316) 에 인접한 영역 (310) 에서 더 균일하다. 캐소드 측 표면의 이웃하는 세그먼트들에 쇼트 패턴들을 매치하는 것이 필요할 수도 있는 적응들이, 메인 게이트 빔들 (316) 로부터 떨어진 영역들 (312) 에서 이루어져서, 메인 게이트 빔 (316) 으로부터 확산하는 전자 정공 플라즈마가 쇼트 도트들 패턴의 어떠한 불균일성에 의해서도 간섭받지 않는다. 제시된 설계 룰들은 특히 대면적 위상 제어형 사이리스터들을 위한 사이리스터 동작 특성들의 개선을 가능하게 한다.

Description

국부적 에미터 쇼트 도트들의 개선된 패턴을 갖는 위상 제어 사이리스터{PHASE CONTROL THYRISTOR WITH IMPROVED PATTERN OF LOCAL EMITTER SHORTS DOTS}
본 발명은 사이리스터의 캐소드 측 상에 배열된 복수의 국부적 에미터 쇼트 (shorts) 도트들 뿐만 아니라 메인 게이트 구조를 갖는 위상 제어 사이리스터에 관한 것이다.
종종 실리콘 제어형 정류기 (SCR) 로서도 또한 지칭하는 사이리스터는, 턴온 전압에 의해 포워드 바이어스될 때 및 양의 게이트 전류가 게이트 단자에 공급될 때 턴온될 수 있는 스위칭 디바이스이다. 그래서, 사이리스터는 애노드에서 캐소드로 전류가 흐를 수 있는 포워드 도전 상태에 있다고 한다. 한편, 사이리스터는 또한 높은 양의 전압이 차단될 수 있는 것을 의미하는 포워드 블록킹 상태에 있을 수 있다. 리버스 방향에서, 사이리스터는 턴온될 수 없다. 사이리스터 설계는 리버스 블록킹일 수도 있는데, 이는 포워드 오프 상태 또는 비대칭과 대략 동일한 리버스 방향의 전압을 차단할 수 있는 것을 의미하며, 그래서 리버스 방향에서 블록킹 능력을 거의 갖지 않는다는 것을 의미한다. 위상 제어 애플리케이션들은 통상 리버스 블록킹 능력들을 필요로 하기 때문에, 위상 제어 사이리스터 (PCT) 는 일반적으로 리버스 블록킹이다.
고전력 애플리케이션들에 대하여, 사이리스터들은, 예를 들어 4 인치 또는 5인치의 직경을 갖는 둥근 반도체 웨이퍼들에 기초하여 개발되고 있다. 그러나, 진보된 사이리스터 애플리케이션들은, 예를 들어 6인치 웨이퍼들에 기초하는 더욱 더 큰 사이리스터 설계들을 필요로 한다. 이러한 대형 사이리스터 설계들에 대하여, 이전의 소형 사이리스터 설계들을 간단히 확대하기에는 충분하지 않을 수도 있다고 관찰되고 있다. 사이리스터 직경이 증가함에 따라, 효과들은 더욱 더 사이리스터 동작에 영향을 받을 수도 있다. 예를 들어, 사이리스터 동작 동안, 냉각 특성들 뿐만 아니라 동등한 포워드 블록킹 용량 또는 턴온 특성들을 갖는 높은 공칭 전류의 대형 사이리스터는, 사이리스터 치수들에 비례하여 스케일링하는 것에 의해 달성될 수 없다.
DE 1 954 665 는 별 형상의 메인 게이트 구조를 갖는 정류기를 나타낸다. 메인 게이트 구조의 2개의 스트라이프들 사이에, 에미터 쇼트가 전나무 형태로 배열된다. 메인 게이트 구조에 인접한 영역에는 어떠한 에미터 쇼트도 배열되지 않는다. 이러한 전나무 구조는 개략적인 구조를 부여하며, 이는 브랜치들의 분포가 대형 디바이스들에 대해 필요한 방식으로 블록킹 용량 및 턴온 특성들에 효율적으로 영향을 미치기에 너무 개략적이기 때문에, 대형 디바이스들에 사용될 수 없다.
US 4,903,105 는 2개의 사이리스터들을 포함하는 트라이악을 기재한다. 이러한 사이리스터들 사이의 보더 상에는, 최대 2개의 에미터 쇼트 스트라이프들이 배열된다. 스트라이프들은 쵸핑된 스트라이프로서 형성될 수 있는데, 이들은 적어도 30% 의 p 도핑된 스트라이프를 가지며, 즉 p 도핑된 영역들 사이의 면적들이 스트라이프들의 p/n 면적들의 반복 길이의 70% 미만인 길이를 가질 수도 있다. 사이리스터들 사이의 이러한 에미터 쇼트의 배열은 사이리스터들을 서로 분리시켜야 한다. 이것은 트라이악의 동작에 대하여 필수이다.
이로운 사이리스터 동작 특성들을 가능하게 하는 설계를 갖고 또한 확대된 사이리스터 직경들을 갖는 위상 제어 사이리스터를 제공하는 것이 본 발명의 목적일 수도 있다.
이러한 목적은 청구항 제 1 항에 정의된 바와 같은 사이리스터에 의해 해결될 수도 있다. 이로운 실시형태들이 종속항들에 주어진다.
본 발명의 일 양태에 따라, 새로운 설계를 갖는 위상 제어 사이리스터가 제시된다. 사이리스터는, 사이리스터의 캐소드 측 상의 메인 게이트 구조, 및 사이리스터의 캐소드 측 상에 쇼트 패턴으로 배열된 복수의 국부적 에미터 쇼트 도트들을 포함한다. 여기서, 메인 게이트 구조는 캐소드 측의 중심 영역으로부터 주변 영역 쪽으로 연장하는 길이 방향의 메인 게이트 빔들을 포함한다. 이웃하는 메인 게이트 빔들은 연관되는 중간의 중앙 라인에 대해 거리를 두고 배열된다. 여기서, 쇼트 패턴은 연관되는 중앙 라인에 인접한 영역에서보다 메인 게이트 빔에 인접한 영역에서 더 균일하다.
본 발명의 요지는 다음의 개념에 기초한 것임을 알 수 있다: 하기에서 더 상세하게 설명되겠지만, 사이리스터의 동작 특성들은 다수의 파라미터들에 의존할 수도 있다. 예를 들어, 사이리스터의 블록킹 능력 및/또는 턴온 특성들에 영향을 미치는 이러한 파라미터들 중 하나는, 사이리스터의 캐소드 측에서 도트 형상의 국부적 에미터 쇼트의 공간적인 분포뿐만 아니라 메인 게이트 구조의 설계 또는 배열일 수도 있다.
메인 게이트 구조는 사이리스터의 턴온 동안 전자 정공 플라즈마의 형성에 크게 영향을 미칠 수도 있다. 플라즈마 형성은 메인 게이트 구조에서 개시할 수도 있고, 캐소드 측 표면 전체에 걸쳐 측방향으로 확산할 수도 있다.
한편, 복수의 국부적 에미터 쇼트는 나머지 캐소드 측 표면에 걸쳐 배열되는 도트들의 형태로 제공될 수도 있다. 쇼트 도트 패턴의 설계는 턴온 특성들뿐만 아니라 정적 및 동적으로 모두 포워드 블록킹 용량에 영향을 미칠 수도 있다.
메인 게이트 구조의 설계 및 쇼트 도트들 패턴의 설계가 상이한 방식들로 사이리스터 동작 특성들에 영향을 미침에 따라, 사이리스터의 캐소드 측의 개선된 설계 또는 레이아웃은 이러한 다양한 영향들 사이에서의 트레이드 오프를 고려해야 할 수도 있다. 이로운 사이리스터 특성들이 이웃하는 메인 게이트 빔들 사이의 연관되는 중앙 라인에 인접한 영역에서보다 메인 게이트 빔에 인접한 영역에서 더 균일한 쇼트 패턴을 사용하여 실현될 수도 있음을 발견하였다. 즉, 도트들 패턴의 균일성은 메인 게이트 빔으로부터 더 멀리 떨어진 영역들에서보다 메인 게이트 빔에 인접한 영역들에서 더 높을 수도 있다.
쇼트 패턴의 "균일성 (homogeneity) "은 사이리스터 캐소드 측의 일 표면 영역 내에서 에미터 쇼트를 형성하는 도트들이 크거나 작은 일정 사이즈 및/또는 간격을 갖는 것을 의미할 수도 있다. 즉, "균일한" 은, 쇼트 도트들의 사이즈 및 이웃하는 쇼트 도트들 사이의 거리가 표면 영역에 걸쳐 실질적으로 동일한 것을 의미한다. 또한, 이것은 쇼트 도트들의 밀도가 실질적으로 일정한 것을 의미한다. 그래서, "덜 균일한" 은, 도트들의 크기 또는 인접한 쇼트 도트들 사이의 간격들 중 적어도 하나가 표면 영역에 걸쳐 현저하게 변화할 수도 있다는 것을 의미한다. 에미터 쇼트 도트들의 밀도는, 표면적 당 도트들의 개수에 따라 또는 표면적 당 도트들의 표면 사이즈에 따라 표현될 수도 있다. "표면" 은 캐소드 금속화 쪽의 도트들의 그 측부, 즉 캐소드 측 평면에 배열된다.
즉, 쇼트 도트들의 사이즈들 및 인접한 쇼트 도트들 사이의 간격들은 메인 게이트 빔에 인접한 영역 내에서 실질적으로 일정한 것이 이롭다는 것을 발견하였지만, 이러한 간격들은 메인 게이트 빔으로부터 멀리 떨어진 영역에서, 즉 이웃하는 메인 빔들 사이의 연관되는 중앙 축에 인접한 영역에서, 더 많이 변화할 수도 있다.
유사하게, 쇼트 도트들의 사이즈들은 메인 게이트 빔에 인접한 영역 내에서는 실질적으로 일정할 수도 있는 반면, 연관되는 중앙 라인에 인접한 영역에서는 쇼트 도트들의 사이즈들이 더 많이 변화할 수도 있다.
이러한 발견은 다음의 이해로부터 개발되고 있다: 메인 게이트 구조 및 쇼트 패턴을 포함하는 사이리스터의 캐소드 측을 설계하는데 있어서, 에미터 쇼트 도트들이 쇼트 패턴에서의 특정 불균일성을 가지고 배열되는 것이 통상적으로 회피되지 않을 수도 있다는 것이 관찰되었다. 이것은, 메인 게이트 구조의 설계가 특정 사이리스터 동작 특성들을 최적화하기 위해서 최적에 근접하여야 하고, 동시에 이러한 메인 게이트 구조 설계가 최적의 쇼트 패턴의 설계에 또한 영향을 미칠 수도 있다는 사실에 기인한 것일 수도 있다. 이에 따라, 에미터 쇼트 도트들에 캐소드 측 표면 전체에 걸쳐 균일한 쇼트 패턴이 제공되지 않을 수도 있게 됨에 따라, 캐소드 측 표면 상에는 약간의 일부 패턴 불균일성을 수용할 필요가 있을 수도 있다. 이러한 패턴 불균일성은, 가능한한 메인 게이트 구조로부터 훨씬 더 멀리 떨어져 배열되는 경우에 사이리스터 동작 특성들에 덜 해로울 수도 있다는 것이 관찰되었다. 즉, 패턴 불균일성은, 메인 게이트 구조에 인접한 영역에서는 방지되어야 하지만, 이웃하는 메인 게이트 빔들 사이의 연관되는 중앙 라인에 인접한 영역들에서와 같은 더 먼 영역들에서는 수용될 수도 있다.
예를 들어, 메인 게이트 빔에 인접한 영역에서의 쇼트 도트들은 연관되는 중앙 라인에 인접한 영역에서의 쇼트 도트들보다 더 큰 간격들을 가질 수도 있다. 예를 들어, 메인 게이트 빔에 인접한 영역에서 쇼트 도트들의 간격 및 사이즈들은 쇼트 도트들 패턴이 최적에 근접하고 쇼트 도트들 밀도가 최적의 낮은 값에 근접하도록 선택될 수도 있다. 이러한 낮은 밀도의 쇼트 도트들, 즉 작은 도트들 또는 큰 간격들 중 적어도 하나는, 예를 들어 메인 게이트 구조로부터 나머지 캐소드 측 표면 쪽으로 개시되는 플라즈마 확산을 개선할 수도 있다. 한편, 메인 게이트 구조로부터 더 멀리 떨어지면, 상기 패턴 불균일성이 이러한 떨어진 영역들에서 덜 해로울 수 있기 때문에, 쇼트 패턴이 변화할 수도 있다. 쇼트 도트들 밀도가 특정 최적 값 이하로 떨어지지 않아야 하기 때문에, 제 1 메인 게이트 빔에 인접한 일 영역으로부터 이웃하는 제 2 메인 게이트 빔에 인접한 제 2 영역으로의 전이를 "평활화" 하기 위해, 추가 쇼트 도트들이 상기 떨어진 영역 내에 배열될 수도 있다. 그래서, 증가된 쇼트 도트들 밀도는 쇼트 도트들의 증가된 사이즈들 또는 감소된 간격들 중 적어도 하나를 의미할 수도 있다.
쇼트의 존재는, 높은 dv/dt 가 인가될 때, 사이리스터의 원치않는 트리거링을 방지한다. 또한, 쇼트는 게이트 펄스를 인가하여 사이리스터가 턴온될 때, 플라즈마 확산을 방지한다. 쇼트가 균일하게 배치된다는 사실에 기인하여, 플라즈마는 균일하게 확산한다. 쇼트 패턴에서의 유일한 불균일성들은, 증폭하는 메인 게이트 빔들 사이에서, 대칭 라인들 (연관되는 중앙 라인들) 을 따라서만 있으고, 여기서 플라즈마 확산이 정지하며, 이는 플라즈마 확산이 대향 위치들로부터 대칭 라인에 도달하기 때문이다. 따라서, 연관되는 중앙 라인들에 인접한 쇼트 패턴에 불균일성들을 배치하는 것이 이롭다.
이웃하는 메인 게이트 빔들이 각각의 연관되는 중간의 중앙 라인에 대해 대칭으로 배열되는 것이 이로울 수도 있다. 즉, 중앙 라인은 2개의 이웃하는 메인 게이트 빔들의 설계에 대하여 대칭 라인일 수도 있다. 예를 들어, 짝수개의 메인 게이트 빔들이 별 또는 눈송이의 형태로 캐소드 측 표면의 중심 영역으로부터 주위로 연장할 수도 있다. 대칭은 캐소드 측 표면의 설계를 단순화할 수도 있다. 대칭 라인들은 연관되는 메인 게이트 빔들로부터 떨어진 최대 거리일 수도 있어서, 이러한 대칭 라인들의 영역에서, 쇼트 패턴의 불균일성들이 수용될 수도 있다. 물론, 짝수개가 아닌 메인 게이트 빔도 또한 가능하다.
추가 개념에 따라, 메인 게이트 빔들은 테이퍼될 수도 있다. 여기서, 빔 폭은 캐소드 측 표면의 중심 영역으로부터 주변 영역 쪽으로 감소할 수도 있다. 이로써, 메인 게이트 빔들의 국부적 폭은 정규 사이리스터 동작 동안 국부적 전류 밀도로 적응될 수도 있다. 즉, 메인 게이트 빔들의 금속화는, 이러한 금속화에 걸쳐 전류 밀도가 실질적으로 일정하게 유지되도록 설계될 수도 있다. 턴온 전류가 턴온 라인 길이 마다 일정할 수도 있기 때문이다. 이것은 규칙적으로 테이퍼된 빔들을 유도할 수도 있는데, 즉 빔 폭이 중심 영역으로부터 주변 영역 쪽으로 연속적으로 감소한다. 이에 따라, 스페이스가 절약될 수도 있고 메인 사이리스터 에미터 영역이 최적화될 수도 있다.
이러한 테이퍼된 메인 게이트 빔의 개념은 특정하게 적응된 쇼트 패턴의 상기 언급된 개념과 별개로 실현될 수도 있음을 알 수 있다. 그러나, 제시된 특정하게 적응된 쇼트 패턴은 턴온 라인 지오메트리의 증가된 자유도를 허용할 수도 있어서, 메인 게이트 빔들의 지오메트리의 이로운 적응이 쉽게 획득될 수도 있다.
추가 개념에 따라, 위상 제어 사이리스터는 캐소드 측 상의 파일럿 사이리스터를 포함하며, 파일럿 사이리스터는 파일럿 게이트 구조를 포함한다. 이 파일럿 게이트 구조는 메인 게이트 빔들의 영역으로 연장하는 길이 방향의 파일럿 게이트 빔들을 포함한다. 파일럿의 에미터층이 메인 게이트 빔들의 넓은 부분으로 연장할 수도 있기 때문에, 파일럿 사이리스터로부터의 전자 정공 플라즈마가 메인 게이트 빔들로 연장하여, 소정의 경우들에서 과부하를 최대한 방지할 수도 있다.
첨부된 도면을 참조하여, 본 발명의 실시형태들이 다음의 본문에서 보다 상세하게 설명된다. 기재된 실시형태들은 단지 본 발명을 예시하는 것으로서 의미되며 한정하려는 것이 아니다. 도면들은 단지 개략적인 것이며 일정 비율인 것은 아니다. 일반적으로, 유사한 또는 유사한 기능 부분들은 동일한 참조 부호들로 주어진다.
도 1은 위상 제어형 사이리스터의 도핑 영역들 및 컨택 배열들의 단면도를 나타낸다.
도 2는 증폭 게이트 구조를 갖는 위상 제어형 사이리스터의 단면도를 나타낸다.
도 3은 캐소드 에미터 쇼트를 갖는 위상 제어형 사이리스터의 일 부분의 단면도를 나타낸다.
도 4는 도 3의 위상 제어형 사이리스터의 쇼트 도트들 패턴 위로의 상면도를 나타낸다.
도 5는 종래 설계를 갖는 위상 제어형 사이리스터의 캐소드 측 표면에서 인 (phosphorous) 도핑된 영역들 (백색 영역들) 을 정의하는 n+ 마스크를 나타낸다.
도 6은 도 5에 나타낸 마스크의 부분들의 확대도를 나타낸다.
도 7은 본 발명의 일 실시형태에 따른 개선된 설계를 갖는 위상 제어형 사이리스터의 캐소드 측 표면에서 인 도핑된 영역들 (백색 영역들) 을 정의하는 n+ 마스크를 나타낸다.
도 8은 도 7에 나타낸 마스크의 부분들의 확대도를 나타낸다.
먼저, 위상 제어형 사이리스터 (PCT) 의 몇몇 기본 원리들과 이후 본 명세서에서 사용되는 용어들 및 표현들의 정의들이 도 1 내지 도 4와 관련하여 주어지게 된다.
도 1은 간단한 사이리스터 (100) 의 단면도를 개략적으로 나타낸다. 사이리스터는 교번 도전형들을 갖는 반도체 재료의 4층, 즉 npnp층 스택 구조를 포함한다. 사이리스터 (100) 의 캐소드 측 (102) 에서 애노드 측 (104) 으로 순서대로, 먼저, 사이리스터는 n+ 도핑된 캐소드 에미터 층 (106) 을 포함한다. 그 다음, p 도핑된 베이스층 (108) 및 n- 도핑된 베이스 층 (110) 이 이어진다. 마지막으로, 애노드 측 (104) 에서, p 도핑된 애노드층 (112) 이 배열된다. n+ 캐소드 에미터층 (106) 은 캐소드 금속화 (114) 에 의해 컨택된다. p 애노드층 (112) 은 애노드 금속화 (116) 에 의해 컨택된다. p 베이스층 (108) 은 게이트 금속화 (118) 에 의해 컨택된다.
애노드 금속화 (116) 와 캐소드 금속화 (114) 사이에 양의 전압이 인가될 때, 사이리스터 (100) 는 블록킹 상태 (오프 상태) 와 도전 상태 (온 상태) 사이에서 스위치될 수도 있다. 게이트 금속화 (118) 에 어떠한 전류도 공급되지 않는 한, 사이리스터는 블록킹 상태로 유지되게 된다. 그러나, 게이트 (118) 에 전류를 공급함으로써 사이리스터가 트리거될 때, 전자들이 캐소드로부터 주입되고, 정공 주입을 유도하게 되는 애노드로 흐르게 되며, 사이리스터를 도전 상태로 스위치할 수도 있는 p 베이스층 (108) 과 n 베이스층 (110) 에 전자 정공 플라즈마가 형성되게 된다. 도전 상태는 포워드 전압이 인가되는 한 유지될 수도 있으며, 애노드 금속화 (116) 와 캐소드 금속화 (114) 사이에 인가된 전압이 스위치 오프 또는 심지어 리버스될 때만 정지된다. 애노드와 캐소드 사이에, 리버스된 음의 전압이 인가되면, 사이리스터는 블록킹 상태 (오프 상태) 로 가고, 게이트 전류를 다시 인가하여 재트리거함으로써 도전 상태 (온 상태) 로만 스위치될 수도 있다. 그러나, 사이리스터의 완전한 블록킹 능력을 획득하기 위해, 이전에 주입된 전자 정공 플라즈마가 재결합 프로세스들로 인해 사라져서 디바이스의 블록킹 용량을 가능하게 할 수도 있도록, 정지 시간 (tq) 이라 칭하는 소정 기간 동안 리버스 전압이 인가되어야 한다.
도 1에 나타낸 바와 같이 사이리스터 (100) 를 트리거하기 위해, 실질적인 게이트 전류가 요구되게 된다. 용이한 개선은, 도 2에 도시된 바와 같이, 사이리스터 (100') 의 메인 게이트와 애노드 사이에, 전문가들에게 잘 알려진 보조 사이리스터의 집적을 구성할 수도 있다. 대안으로, 보조 사이리스터는 파일럿 사이리스터 또는 증폭 게이트 구조로 칭할 수도 있다. 여기서, 보조 게이트 (130) 는 보조 사이리스터 (120) 의 영역에서 p 베이스 (108) 와 컨택한다. 또한, 보조 사이리스터 (120) 는 추가 n+ 에미터층 (122) 을 포함한다. 이 추가 n+ 에미터층 (122) 은 보조 사이리스터의 추가 캐소드 금속화 (124) 에 의해 컨택된다. 보조 사이리스터의 추가 캐소드 금속화 (124) 는, 메인 사이리스터 (126) 의 영역에서 하부의 p 베이스층 (108) 과 컨택하는 메인 게이트 금속화 (118) 에 내부적으로 접속된다. 메인 사이리스터 영역 (126) 에 포함된 n+ 에미터층 (106) 은 메인 사이리스터의 캐소드 금속화 (114) 에 의해 컨택된다. 일반적으로, 보조 사이리스터 (120) 의 추가 캐소드 금속화 (124) 는 사이리스터 (100') 의 외부로부터 액세스가능하지 않다.
예시적으로, 파일럿 사이리스터 구조는 중심 게이트와 메인 사이리스터 사이에 집적된다. 중심 게이트에서 파일럿 사이리스터는 추가 n+ 에미터층 (122) 을 갖고 메인 사이리스터 쪽으로 p+ 에미터층을 갖는다. 이 층들은 금속화를 통해 서로 접속된다. p+ 에미터층은 추가 n+ 에미터층 (122) 에 대한 보더 상에서 쇼트로서 작용한다. 추가 n+ 에미터층 (122) 에서의 전류는 금속화를 통해 정공 전류로 변환되며, 이는 다시 메인 사이리스터에 대해 주입 전류로서 작용한다. p+ 도핑된 에미터층은 정공 전류를 반송하며, 이는 메인 사이리스터의 반대쪽 섹션을 주입한다. 주변의 p+ 에미터층은 이러한 목적을 위해 충분하다. 전하 확산은 금속화를 통해 달성된다. 또한, 추가 n+ 에미터층 (122) 에서 나타나는 쇼트가 있을 수도 있다.
높은 게이트 과도 구동 인자, 즉 사용된 게이트 전류와 최소 게이트 트리거 전류의 비율이, 사이리스터 (100') 의 트리거링 속도를 높일 수도 있는데 반해, 추가 개선은 사실상 이러한 프로세스를 도울 수도 있다. 도 2로부터 알 수 있는 바와 같이, 메인 사이리스터 (126) 의 트리거된 상태, 즉 주입된 전자 정공 플라즈마는, 통상적으로 사이리스터 (100) 의 중심에서 직경이 약 1㎝ 인 링일 수도 있는 보조 사이리스터 (120) 의 경계에서 개시한다. 그러면, 플라즈마는 수 밀리 초 걸릴 수도 있는 전체 사이리스터 면적으로 확산된다. 이 이후에만, 사이리스터는 정상의 온 상태 포워드 전압 특성을 나타내게 된다. 사이리스터 디바이스의 면적 엘리먼트들에 대한 최대 거리를 단축시키기 위해, 도 5에 도시되고 이하 더 상세하게 설명되는 바와 같이 분포된 증폭 게이트 구조가 사용될 수도 있다. 이것은 메인 사이리스터의 게이트 도핑이 도 5에 나타낸 예시와 같은 더 복잡한 구조를 가질 수도 있고, 예를 들어, 대면적 PCT들에 통상적으로 사용되는 T 게이트 설계를 포함할 수도 있다는 것을 의미한다. 이러한 T 게이트 설계는, 플라즈마 확산에 대한 거리를 실질적으로 단축시킬 수도 있어서, 게이트 트리거링 펄스 이후 약 1ms 마다 사이리스터가 완전히 턴온될 수도 있다. 플라즈마 확산은, 실질적 포워드 전류 및 훨씬 높은 블록킹 전압이 이미 존재하는 동안의 시간과 관련될 수도 있기 때문에, 이 턴온 기간은 턴온 에너지 손실에 강한 영향을 미칠 수도 있다.
도 2에 나타낸 바와 같이, 균일하게 도핑된 n+ 캐소드 에미터 층 (106) 을 갖는 사이리스터 (100') 는, 양의 전압 변화들 (dv/dt) 에 의해 과도 상태에 매우 민감할 수도 있다. 포워드 특성을 크게 방해하지 않으면서, 이러한 단점은, n+ 에미터층의 작은 영역들이 캐소드 에미터층 (106) 에서 배제될 때 경감될 수도 있으며, 대응하는 p 도핑된 베이스층 (108) 이 도 3에 도시된 바와 같이 캐소드 금속화 (114) 에 의해 금속화된 캐소드 측 표면 (102) 에 도달될 수도 있다. 캐소드 측 (102) 상의 n+ 도핑을 생략한 p 도핑된 영역들은, 캐소드 접합을 단락 (short-circuit) 시킬 수도 있기 때문에, 통상 캐소드 에미터 쇼트 (128) 로 칭한다. 에미터 쇼트 (128) 는 p 베이스 에미터 접합에 걸쳐 오믹 단락 (ohmic short-circuit) 을 형성할 수도 있으며, 낮은 전류 밀도에서, 즉 포워드 블록킹이 필요한 모든 위상들에서, 전류의 상당한 부분을 도전시킬 수도 있다. 이에 따라, 가장 실제적인 경우들에서, 원치 않는 dv/dt 트리거링이 회피될 수도 있다.
도 4의 상면도에 나타낸 바와 같이, 에미터 쇼트 (128) 가 전체 캐소드 측 표면 (102) 에 걸쳐 규칙적인 패턴으로 배열된 작은 도트들의 형태로 제공될 수도 있다. 쇼트 (128) 는 축 트리거링 거동에 영향을 미칠 뿐 아니라, 우수한 쇼트 설계는 높은 측방향 플라즈마 확산 속도를 산출할 수도 있으며, 이에 따라 높은 허용가능한 전류 변화 (di/dt) 를 야기할 수도 있다. 쇼트 밀도가 최소값 이하가 되는 위치가 존재하지 않는 것이 매우 중요할 수도 있는데, 이는 이 위치가 턴 오프 후에 포워드 블록킹 전압의 재 인가 동안 약한 스팟을 형성할 수도 있기 때문이다.
도트들의 예시적인 직경들, 즉 표면 상의 도트의 가장 큰 익스텐션은, 30㎛ 내지 500㎛, 예시적으로 50 내지 400㎛, 그리고 예시적으로 100 내지 400㎛ 일 수도 있다. 도트들의 표면적은 에미터 쇼트 도트들과 교번하는 캐소드 에미터층의 영역에서 전체 표면적의 2.5% 내지 20% 이다. 이는 12 개의 쇼트 에미터 도트들/㎠ 내지 30000 개의 도트들/㎠ 이 캐소드 측 상에 배치되는 것을 의미한다. 예시적으로, 도트들이 큰 직경을 갖는 경우보다, 도트들이 작은 경우, 더 많은 도트들이 존재하게 된다.
예시적으로, 이웃하는 메인 게이트 빔에 인접한 영역에서, 도트들은 총 면적의 2.5% 내지 8%의 면적을 커버하게 되는데 반해, 연관되는 중간의 중앙 라인에 인접한 영역에서 밀도는 20% 까지, 예시적으로 8 내지 20% 또는 심지어 10 내지 20%로 된다.
메인 게이트 빔에 인접하여 밀도가 더 낮은 경우, 도트들의 개수는 12 내지 10000/㎠, 예시적으로 적어도 100/㎠ 내지 3500/㎠ 이다.
연관되는 중앙 라인에 인접하여 밀도가 더 높은 경우, 도트들의 개수는 40 내지 30000, 예시적으로 적어도 200/㎠ 로 변화하게 된다.
따라서, 도 3 및 도 4와 관련하여 상기 설명된 바와 같이 쇼트 패턴을 포함할 뿐만 아니라 도 2와 관련하여 상기 설명된 바와 같이 증폭 게이트 구조를 포함하는 캐소드 측 (102) 의 표면 상의 도핑 구조의 설계는, 예를 들어 포워드 블록킹 능력, 트리거링 속도, 정지 시간 및 dv/dt 안정성과 같은 과도 상태 특성들에 관하여 사이리스터의 만족스러운 동작 특성들을 획득하기 위해 최적화되어야 한다는 것이 명백하다.
다음에 있어서, 본 발명의 양태들은 도 5 내지 도 8과 관련하여 설명될 것이다. 도면들은 사이리스터 (100) 의 캐소드 측 (102) 의 표면에 n+ 형 에미터 영역들 (106) 을 정의하기 위해 사용될 수도 있는 확산 마스크 패턴들을 나타낸다. 도면들에서, 백색 영역들은 n+ 형 도핑된 에미터층 (106) 을 획득하기 위해 인으로 도핑될 수도 있는 영역들을 표시하며, 흑색 영역들은 인 성막을 방지한다. 도 5 및 도 6은 종래의 마스크 설계를 나타낸다. 도 7 및 도 8은 본 발명의 일 실시형태에 따른 사이리스터의 마스크 설계를 나타낸다. 본 발명의 실시형태에 따른 설계와 종래 설계의 구조들을 비교하여 본 발명의 상세들을 설명하기 전에, 이러한 발명의 상세들의 기본이 되는 약간의 고려사항들이 논의될 것이다.
다음의 개시는 대형 PCT 설계들에 대해 설명된 마스크를 설계하는데 있어서 다수의 양질의 개선들을 주로 설명한다. 그것은 주로 사이리스터의 게이트 측 상의 측방향 구조를 말하며, 초기의 실리콘 웨이퍼 설계, 확산들, 웨이퍼 에지 윤곽형성 (예를 들어, 베벨링) 또는 패시배이션에 관한 임의의 질의들을 말하는 것은 아니다. 본 개시에 따른 설계들은 증폭 게이트 구조들을 갖고, 전압 등급 또는 디바이스 애플리케이션에 의존하지 않는 대형 사이리스터들에 특히 유용하다. 추가 목적은, 한편으로는 온 상태 전압과 피크 전류 사이의 좋은 관계뿐만 아니라 우수한 di/dt 성능 및 낮은 턴온 에너지를 획득하는 것일 수도 있고, 다른 한편으로는 회로 정류 회복 시간, 즉 정지 시간 (tq) 을 각각 역회복 충전하는 것일 수도 있다.
사이리스터의 완전한 블록킹 용량을 획득하기 위해, pnp 구조의 전체 누설 전류는, 어떠한 전자들도 주입되지 않도록, p 베이스층 (108) 의 p 컨택 면적으로부터 캐소드 금속화 (114) 까지 충분히 낮은 오믹 저항으로 캐소드 측 (즉, 정공 전류) 상에서 도전되어야 한다. 이를 위해, 에미터 쇼트 (128) 의 높은 최소 밀도가 요망될 수도 있다.
턴온 프로세스는 전자 정공 플라즈마의 측방향 확산을 요구한다. 이에 따라, 전자들을 주입하기 위해 적절한 n+ 에미터층 설계를 알아내야 하고, 이에 의해 n+ 에미터층을 따라 측방향으로 확산하는 플라즈마 프론트를 생성하여, 최종적으로, 접속된 메인 캐소드 에미터의 전체 표면이 도전 상태로 스위치된다. 이러한 플라즈마 확산의 프로세스는 에미터 쇼트 (128) 에 의해 방해될 수도 있다. 또한, 에미터 쇼트 (128) 의 면적은 도전 프로세스에 기여하지 않을 수도 있다. 따라서, 턴온 프로세스를 최적화하기 위해, 에미터 쇼트 (128) 의 작은 밀도가 이로울 수도 있다.
또한, 턴온 프로세스는 초기에 트리거된 윤곽의 구조적 설계 및 길이에 의존할 수도 있다. 따라서, 특히 대형 사이리스터 면적들에 대하여, 이 "턴온 라인" 은 또한 확대되어야 한다. 그러나, 이를 위해, 더 강한 트리거링 펄스가 요구될 수도 있다. 이러한 펄스는 외부 트리거링 디바이스 또는 "게이트 유닛" 에 의해 직접 제공되지 않을 수도 있다. 이에 따라, 대형 사이리스터들은 일반적으로 내부 트리거링 증폭을 포함한다. 이것은 일반적으로 적어도 하나의 파일럿 사이리스터에 의해 달성된다. 게이트 유닛은 파일럿 사이리스터를 트리거하고, 그 후 파일럿 사이리스터는 메인 사이리스터를 트리거한다. 이로써, 캐소드 측 상에서, 일반적으로 3개의 금속 전극들이 제공된다: (i) 일반적으로 둥글고, 얇은 배선을 통해 게이트 유닛에 접속될 수도 있는 중심 게이트 컨택; (ii) 연장된 게이트 구조 (306) 의 게이트 핑거들 (익스텐션들) 에 캐소드가 접속되고, 전기적으로 플로팅인 파일럿 사이리스터의 캐소드; 및 (iii) 몰리브덴 디스크를 가압함으로써 일반적으로 컨택되는 메인 캐소드. 캐소드 측 몰리브덴 디스크와 연장된 게이트 구조의 분리는 더 두꺼운 두께를 갖는 메인 캐소드의 금속화를 제공하여 획득됨으로써, 연장된 게이트 구조와 몰리브덴 디스크의 컨택이 방지된다. 그러나, 중심 게이트 컨택에 대하여, 몰리브덴 디스크 내에 개구가 필요할 수도 있다.
도전 상태에서, 사이리스터의 메인 캐소드 금속화 (114) 아래의 전체 면적은 양 극성의 전하 캐리어들, 즉 플라즈마를 형성하는 전자들 및 정공들에 의해 휩싸인다. 사이리스터의 위상 제어는 전류의 정류에 의해 수동적으로 턴 오프될 수도 있다. 전류가 변화하자 마자, 양 측에서 그 방향의 주입이 정지하고 재결합에 의해 플라즈마가 대략 기하급수적으로 붕괴한다. 재결합 비율은 예를 들어 마무리된 웨이퍼를 조사하여 캐리어 수명에 영향을 미침으로써 결정될 수도 있다. 이러한 플라즈마의 붕괴 동안 메인 전극들 사이의 전압이 다시 정류되는 경우, 자동 재트리그거링을 유도할 수도 있는 증가된 누설 전류가 흐를 수도 있다. 또한, 정지 시간으로 지칭하는 특성 시간 (tq) 후에만, 재트리거링이 방지될 수도 있으며, 사이리스터는 그의 완전한 블록킹 용량을 획득한다. 이러한 정지 시간은 이전의 플라즈마의 밀도, 재결합 비율 및 벌크 쇼트 분포의 효율에 의존할 수도 있다. 벌크 쇼트 분포의 임의의 국부적 결함은 재트리거링 동안의 임계치의 국부적 감소를 유발할 수도 있으며, 이에 따라 증가된 정지 시간을 야기할 수도 있다.
그러나, 또한 포워드 방향에서의 임의의 선행의 전류 없이도, 블록킹 전압의 빠른 증가는 사이리스터의 공간 전하 영역의 용량에 기인하는 축 변위 전류를 야기할 수도 있다. 이것은 잘못된 트리거링을 유발할 수도 있으며, 충분한 dv/dt 안정성에 의해 방지되어야 한다. 턴 오프 경우와 대조적으로, 이 용량 전류는 전체 면적으로부터, 즉 게이트, 파일럿 및 트리거링 구조로부터 균일하게 흐른다. 이로써, dv/dt 안정성은 "턴온 라인" 의 허용가능한 트리거링 감도를 또한 제한할 수도 있고, 메인 사이리스터 (및 내측의 파일럿 사이리스터) 의 보더에서 쇼트 패턴의 특정 밀도를 요구할 수도 있다.
따라서, 대면적 사이리스터들의 설계는 상이한 영향들을 밸런싱하여야 한다:
a) 포워드 전압 강하는 저밀도 쇼트 패턴 및 긴 캐리어 수명을 요구하는데 반해, 정지 시간은 특정 최소 쇼트 패턴 밀도 및 캐리어 수명 제한들을 요구한다.
b) 턴온 프로세스는 저밀도 쇼트 패턴 및 긴 턴온 라인들을 요구하고, 포워드 전압 강하는 최소 면적 사용 및 이에 따른 트리거링 구조에 대해 낮은 면적 손실들을 요구한다.
c) 턴온 프로세스는 턴온 라인의 높은 트리거링 감도를 요구하고, dv/dt 안정성은 이러한 감도의 제한을 요구한다.
d) 트리거링에 대해 매우 민감하지 않은 긴 턴온 라인은 큰 파일럿 사이리스터를 요구하지만, 이것은 그 후 포워드 도전 상태에 대해 부정적인 큰 면적 손실들을 의미한다. 또한, 사이리스터의 중심 영역의 냉각은, 이러한 냉각은 일반적으로 메인 사이리스터의 표면 상에 몰리브덴 디스크를 열적 컨택으로 가압함으로써 실현되기 때문에 어려울 수도 있다.
도 5 및 도 6은, n 에미터층을 정의하기 위한 마스크의 종래 설계를 나타내며, 이는 4 인치 직경을 갖는 종래 기술의 사이리스터에 대해 일반적이다. 종래 기술의 설계 접근들에 있어서, 먼저, 벌크 영역의 쇼트 패턴 (이후 벌크 쇼트 패턴 (202) 으로 지칭함) 이 설계되고 최적화된다. 여기서, 벌크 쇼트 패턴은 전체 사이리스터 표면에 걸쳐 실질적으로 균일하게 설계되었다. 이러한 벌크 쇼트 패턴에서, 쇼트 도트들 (204) 의 사이즈 및 이웃하는 쇼트 도트들 (204) 사이의 간격들은 실질적으로 일정하다. 이러한 균일한 쇼트 도트들 패턴의 설계 후, 연장된 게이트 구조 (206) 가 설계에 포함되어야 했다. 이로써, 벌크 쇼트 패턴 (202) 은 게이트 구조 (206) 에 근접한 영역에서 적응되어야 했다. 도 6의 확대도에서 명백하게 알 수 있는 바와 같이, 부가 쇼트 도트들 (208) 이 게이트 구조 (206) 에 인접한 영역 (210) 에서 게이트 구조 (206) 의 보더를 따라 포함된다.
그러나, 게이트 구조에 인접한 영역에서의 이러한 쇼트 패턴의 적응은 사이리스터 동작 특성들에 악영향을 유발할 수도 있다. 첫째로, 이러한 영역 (210) 은 정지 시간 (tq) 및 dv/dt 안정성의 적응에 또한 책임이 있다. 두번째로, 이 영역 (210) 은 사이리스터의 턴온 동안 플라즈마 프론트에 의해 교차되여야 한다. 정지 시간 및 dv/dt 안정성과 관련된 쇼트의 효율이 가장 약한 지점에 의해 결정된다는 것을 감안하여, 쇼트 패턴의 임의의 적응이 보수적으로 수행되어야 하며, 즉 국부적으로 과도 치수화된 쇼트 밀도를 유발할 수도 있다는 것이 명백하다. 그러나, 턴온 동안, 플라즈마 프론트는 큰 쇼트 밀도를 유발하는 이러한 추가 장벽들을 극복하여야 한다. 또한, 쇼트 패턴 지오메트리의 복잡성은 더 복잡한 턴온 라인의 지오메트리의 경우 더욱 증가할 수도 있다.
따라서, 게이트 구조의 인근에서 턴온 라인의 지오메트리로부터 쇼트 패턴의 임의의 적응을 분리시키는 것이 본 발명의 기본적인 개념이다. 즉, 턴온 라인의 지오메트리 및 분포 구조는 그것을 벌크 쇼트 패턴과 매칭하는 것에 기인하는 임의의 규제들로부터 경감될 수도 있다. 이것은 벌크 쇼트 패턴의 상이하고 새로운 배향과 플라즈마 확산에 매우 민감하지 않은 영역들로의 임의의 불가피한 매칭 구역들의 새로운 배치에 의해 달성될 수도 있다.
따라서, 도 7 및 도 8에 나타낸 바와 같이, 새로운 쇼트 패턴이 제시된다. 마스크 (300) 의 신규한 설계에 있어서, 쇼트 패턴은 메인 게이트 구조 (306) 의 부분들을 형성하는 이웃하는 메인 게이트 빔들 (316) 사이의 대칭 라인인 연관되는 중앙 라인 (314) 에 인접한 영역 (312) 에서보다 메인 게이트 구조 (306) 에 인접한 영역 (310) 에서 더 균일하다. 이로써, 쇼트 패턴이 메인 게이트 빔의 인근에서 실질적으로 균일하고, 추가 쇼트 도트들 (308) 이 중앙 라인 (314) 에 근접한 영역에 도입됨으로써, 이 영역에서 보다 조밀한 쇼트 도트들을 야기할 수도 있다. 이 경우, 에미터 쇼트 도트들의 밀도는 메인 게이트 빔에 인접한 영역에서 더 작고, 연관되는 중앙 라인 (314) 에 근접한 영역에서 더 크다.
대안으로, 쇼트 패턴은 메인 게이트 빔의 인근에서 실질적으로 균일하고, 보다 적은 쇼트 패턴들 (308) 이 중앙 라인 (314) 에 인접한 영역 (312) 에 존재함으로써, 이 영역에서 보다 낮은 쇼트 도트들 패턴을 유발한다. 양 대안들에 의해, 쇼트 도트들의 분포가 메인 게이트 빔 (즉, 연관되는 중간의 중앙 라인 상) 으로부터 더 멀리 떨어져서 보다 메인 게이트 빔에 근접하여 더 균일하다는 것이 확실하다.
이에 따라, 메인 사이리스터 영역의 쇼트 패턴은 분포하는 게이트 주변 모두에서 반드시 연속적인 패턴은 아니다. 그러나, 턴온 라인의 모든 부분을 따르는 쇼트 패턴은 절대적으로 규칙적이어서 턴온 구조의 전체 윤곽을 따라서도 또한 턴온을 유도한다. 쇼트 패턴의 적응은 턴온 라인으로부터 분리되고, 영역들이 플라즈마 프론트에 의해 교차되지 않아야 하는 게이트 빔들로부터 멀리 떨어진 영역들로 이동된다. 즉, 메인 사이리스터 영역들의 상이한 세그먼트들이 만나고 매치되어야 하는 영역들은, 2개의 플라즈마 프론트들이 만나고 또는 플라즈마 확산과 직교하는 대칭 영역들 중 어느 것일 수도 있어서, 이 영역들은 플라즈마 확산 프로세스에 대한 영향이 거의 없고 di/dt 능력에도 주로 관계가 없다.
새로운 설계 룰들에 의해, 쇼트 도트들 사이즈 또는 이웃하는 쇼트 도트들 사이의 간격에서의 차이들을 유발하는 쇼트 도트 패턴에서의 무불균일성 및 단지 작은 불균일성은 메인 게이트 구조 인근에서 실현된다. 메인 게이트 구조의 코너들에서만 또는 말단에서만, 약간의 작은 적응이 요구될 수도 있다.
쇼트 패턴을 적응시키기 위한 이러한 간단한 설계 룰에 의해, 게이트 구조 (306) 는 중심 영역으로부터 마스크 (300) 또는 캐소드 측 표면의 주변 영역 쪽으로 각각 감소하는 빔 폭을 갖는 테이퍼된 메인 빔들 (316) 로 설계될 수도 있다. 이러한 테이퍼된 빔들 (316) 을 사용하여, 빔들의 금속화에서의 전류 밀도가 일정하게 유지될 수도 있다. 일반적으로, 턴온 전류는 일반적으로 턴온 라인 길이 마다 일정하기 때문에, 스페이스를 절약하고 메인 사이리스터 에미터 영역을 최적화할 수 있는 규칙적으로 테이퍼된 빔들을 유도할 수도 있다. 또한, 테이퍼된 메인 빔들이 종래 쇼트 패턴들의 경우에 대하여 전류 밀도의 이로운 분포를 야기할 수도 있음을 알 수 있으며, 즉 쇼트 패턴은 상술한 바와 같이 적응되지 않는다.
마지막으로, 제안된 사이리스터 설계는 캐소드 측 상의 파일럿 사이리스터를 포함하며, 파일럿 사이리스터는 메인 게이트 빔들 (316) 의 영역으로 연장하는 길이 방향의 파일럿 게이트 빔들을 포함하는 파일럿 게이트 구조 (318) 를 포함한다. 즉, 파일럿 사이리스터의 파일럿 에미터 익스텐션들 (320) (도 7 및 도 8 에서 중앙의 넓은 영역들 및 빔 구조로 나타냄) 은 파일럿 사이리스터의 플라즈마가 소정의 경우들에 있어서 과부하를 방지하는 높은 파일럿 사이리스터 전류들에서 빔들로 연장하는 것을 허용하는 메인 게이트 빔들 (316) 의 넓은 부분으로 연장한다. 또한, 이 설계는 마스킹된 캐소드 에미터층의 가장 넓은 부분들을 제거할 수도 있어서, 프로세싱 동안, 전체 사이리스터 영역의 보다 균일한 점 결함 게터링 (gettering) 을 유도한다.
약간의 상이한 표현으로 요약하면, 본 발명은 우수한 dI/dt 성능을 위한 메인 사이리스터 턴온 라인의 연장된 분포를 갖는 대면적 사이리스터의 측방향 구조에 관련된다. 우선, 턴온 라인의 지오메트리 및 분포 구조는 영역 쇼트 패턴과 턴온 라인을 매칭하는 것에 기인하는 임의의 규제들로부터 경감될 수도 있다. 이것은 영역 쇼트의 상이하고 새로운 배향과 플라즈마 확산에 대해 무관한 부분들로의 불가피한 매칭 구역들의 새로운 배치에 의해 달성될 수도 있다. 턴온 라인 지오메트리의 새로운 자유도는 그들이 반송해야 하는 국부적 턴온 전류와 2차 게이트 빔들의 폭을 매칭하기 위해 사용되어, 통상의 등폭 (equal-width) 설계 대신 원뿔모양 (conical) 을 유도할 수도 있다. 이것은 턴온 라인의 주어진 길이에 대해 상당하게 빔들에 대해 사용되는 전체 면적을 감소 (및 메인 사이리스터 면적에서 손실) 시킬 수 있다. 그래서, 중심 게이트 구조에 인접한 분포 빔들의 가장 넓은 부분들이 파일럿 캐소드 에미터를 빔들로 연장하기 위해 사용될 수도 있다. 이것은 파일럿 플라즈마가 중앙으로부터 떨어진 더 잘 냉각된 영역들로 어느 정도 연장하는 것을 가능하게 할 뿐만 아니라, 측방향 표면 도핑 분포를 또한 동등하게 함으로써, 디바이스의 캐리어 수명 게터링을 균일하게 한다.
이러한 새로운 설계는 새로운 발명에 따라 제조된 대면적 사이리스터의 다음의 메인 이점들을 유도할 수도 있다.
- 코너 부분들을 제외하지 않고, 메인 사이리스터의 턴온 라인이 모든 주위에서 동등하게 쇼트될 수도 있어, 전체 턴온 라인을 따라 균일한 턴온을 유도하고 턴온에서의 임의의 우선시되거나 방해가 되는 배치들을 배제한다.
- 최소 메인 사이리스터 영역이 주어진 빔 구성 및 턴온 라인 길이에 대해 없어질 수도 있다.
- 파일럿은 피크 파일럿 전류에서 빔들로의 가능한 플라즈마 확산에 기인하는 과부하에 대해 어느 정도 보호된다.
- 프로세싱 동안, 높은 표면 도핑이 웨이퍼에 걸쳐 보다 균일하게 분포될 수 있어서, 낮은 텐션 및 보다 균일한 게터링 동작을 유도한다.
- 쇼트의 불가피한 매칭 구역들이 플라즈마 확산에 대해 무관하게 배치되도록 이동될 수도 있고, 이에 따라 분명히 과도 쇼트될 수 있어서, "높은 tq 스팟들" 의 우려를 제거한다.
다른 실시형태에 있어서, 모든 층들의 도전형들은 전환되며, 예를 들어, 베이스층 (110) 및 캐소드 에미터층 (106) 은 p형이고, 베이스층 (108) 및 애노드층 (112) 은 n형이다.
용어 "포함하는" 은 다른 엘리먼트들 또는 단계들을 배제하는 것이 아니고, 부정관사 "a" 또는 "an" 은 복수형을 배제하는 것이 아님을 유념해야 한다. 또한, 상이한 실시형태들과 연관하여 설명되는 엘리먼트들은 병합될 수도 있다. 또한, 청구항들에서의 참조 부호들은 청구항의 범위를 제한하는 것으로서 해석되지 않아야 하는 함을 유념해야 한다.
100 : 위상 제어형 사이리스터
102 : 캐소드 측
104 : 애노드 측
106 : n+ 캐소드 에미터층
108 : p 베이스층
110 : n 베이스층
112 : p 애노드층
114 : 캐소드 금속화
116 : 애노드 금속화
118 : 게이트 금속화
120 : 보조 사이리스터
122 : 보조 사이리스터의 추가 n+ 캐소드 에미터
124 : 보조 사이리스터의 추가 캐소드 금속화
126 : 메인 사이리스터
128 : 쇼트 도트들
130 : 보조 사이리스터의 게이트
200 : n 영역 정의용 마스크
202 : 벌크 쇼트 패턴
204 : 쇼트 도트들
206 : 분포된 게이트 구조
208 : 부가 쇼트 도트들
210 : 게이트 구조에 인접한 영역
300 : n 영역 정의용 마스크
306 : 게이트 구조
308 : 부가 쇼트
310 : 메인 게이트 빔에 인접한 영역
312 : 중간 라인에 인접한 영역
314 : 중간 라인
316 : 메인 게이트 빔
318 : 파일럿 게이트 구조
320 : 메인 분포된 게이트 빔들로의 파일럿 에미터 익스텐션

Claims (23)

  1. 위상 제어 사이리스터로서,
    상기 사이리스터의 캐소드 측 상의 메인 게이트 구조; 및
    상기 사이리스터의 상기 캐소드 측 상에 쇼트 (shorts) 패턴으로 배열된 복수의 국부적 에미터 쇼트 도트들을 포함하고,
    상기 메인 게이트 구조는 상기 캐소드 측의 표면의 중심 영역으로부터 주변 영역 쪽으로 연장하는 길이 방향의 메인 게이트 빔들을 포함하고,
    이웃하는 메인 게이트 빔들은 연관된 중간의 중앙 라인에 대하여 거리를 두고 배열되며,
    상기 쇼트 패턴은 연관된 중앙 라인에 인접한 영역에서보다 메인 게이트 빔들 중 대응하는 하나에 인접한 영역에서 더 균일하고,
    상기 에미터 쇼트 도트들의 밀도는 상기 메인 게이트 빔들 중 대응하는 하나에 인접한 영역에서 더 작고 상기 연관된 중앙 라인에 인접한 영역에서 더 큰, 위상 제어 사이리스터.
  2. 제 1 항에 있어서,
    상기 에미터 쇼트 도트들은, 직경이 30 내지 500㎛ 사이인, 위상 제어 사이리스터.
  3. 제 1 항에 있어서,
    상기 에미터 쇼트 도트들은, 표면적이 메인 게이트 빔에 인접한 영역에서 총 면적의 2.5% 내지 8% 인, 위상 제어 사이리스터.
  4. 제 1 항에 있어서,
    상기 에미터 쇼트 도트들은, 표면적이 연관된 중앙 라인에 인접한 영역에서 총 면적의 8% 내지 20% 인, 위상 제어 사이리스터.
  5. 제 1 항에 있어서,
    상기 도트들의 개수는, 메인 게이트 빔에 인접한 영역에서 12 내지 10000/㎠ 사이인, 위상 제어 사이리스터.
  6. 제 1 항에 있어서,
    상기 도트들의 개수는, 상기 연관된 중앙 라인에 인접한 영역에서 40 내지 30000/㎠ 사이인, 위상 제어 사이리스터.
  7. 제 1 항에 있어서,
    상기 메인 게이트 빔에 인접한 영역에서의 상기 쇼트 도트들은 실질적으로 동일한 간격들을 갖는, 위상 제어 사이리스터.
  8. 제 1 항에 있어서,
    상기 메인 게이트 빔에 인접한 영역에서의 상기 쇼트 도트들은 실질적으로 동일한 사이즈들을 갖는, 위상 제어 사이리스터.
  9. 제 1 항에 있어서,
    상기 메인 게이트 빔에 인접한 영역에서의 상기 쇼트 도트들은, 상기 연관된 중앙 라인에 인접한 영역에서의 상기 쇼트 도트들보다 더 큰 간격들 및 더 작은 사이즈들 중 적어도 하나를 갖는, 위상 제어 사이리스터.
  10. 제 1 항에 있어서,
    이웃하는 메인 게이트 빔들은 상기 연관된 중간의 중앙 라인에 대하여 대칭으로 배열되는, 위상 제어 사이리스터.
  11. 제 1 항에 있어서,
    상기 메인 게이트 빔들은 상기 중심 영역으로부터 상기 주변 영역 쪽으로 감소하는 빔 폭을 가지고 테이퍼되는, 위상 제어 사이리스터.
  12. 제 11 항에 있어서,
    상기 메인 게이트 빔들의 금속화에서의 정규 사이리스터 동작 동안 전류 밀도가 일정하게 유지되는, 위상 제어 사이리스터.
  13. 제 11 항에 있어서,
    상기 빔 폭은 상기 중심 영역으로부터 상기 주변 영역 쪽으로 연속적으로 감소하는, 위상 제어 사이리스터.
  14. 제 1 항에 있어서,
    상기 캐소드 측 상의 파일럿 사이리스터를 포함하고,
    상기 파일럿 사이리스터는 상기 메인 게이트 빔들의 영역으로 연장하는 길이 방향의 파일럿 게이트 빔들을 포함하는 파일럿 게이트 구조를 포함하는, 위상 제어 사이리스터.
  15. 제 2 항에 있어서,
    상기 에미터 쇼트 도트들은, 직경이 50㎛ 와 400㎛ 사이인, 위상 제어 사이리스터.
  16. 제 2 항에 있어서,
    상기 에미터 쇼트 도트들은, 직경이 100㎛ 와 400㎛ 사이인, 위상 제어 사이리스터.
  17. 제 4 항에 있어서,
    상기 에미터 쇼트 도트들은, 표면적이 상기 연관된 중앙 라인에 인접한 영역에서 총 면적의 10% 내지 20% 인, 위상 제어 사이리스터.
  18. 제 5 항에 있어서,
    상기 도트들의 개수는, 상기 메인 게이트 빔에 인접한 영역에서 100 내지 3500/㎠ 사이인, 위상 제어 사이리스터.
  19. 제 6 항에 있어서,
    상기 도트들의 개수는, 상기 연관된 중앙 라인에 인접한 영역에서 적어도 200/㎠ 내지 30000/㎠ 인, 위상 제어 사이리스터.
  20. 제 2 항에 있어서,
    상기 에미터 쇼트 도트들은, 표면적이 상기 메인 게이트 빔에 인접한 영역에서 총 면적의 2.5% 내지 8% 인, 위상 제어 사이리스터.
  21. 제 2 항에 있어서,
    상기 에미터 쇼트 도트들은, 표면적이 상기 연관된 중앙 라인에 인접한 영역에서 총 면적의 8% 내지 20% 인, 위상 제어 사이리스터.
  22. 제 3 항에 있어서,
    도트들의 개수는, 상기 메인 게이트 빔에 인접한 영역에서 12 내지 10000/㎠ 사이인, 위상 제어 사이리스터.
  23. 제 4 항에 있어서,
    도트들의 개수는, 상기 연관된 중앙 라인에 인접한 영역에서 40 내지 30000/㎠ 사이인, 위상 제어 사이리스터.
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