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JP7363336B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、ＭＣＺ（Ｍａｇｎｅｔｉｃ Ｃｚｏｃｈｒａｌｓｋｉ：磁場印加型チョクラルスキー）法によるシリコン（Ｓｉ）単結晶インゴット（以下、ＭＣＺインゴットとする）から切り出された半導体ウエハ（以下、ＭＣＺウエハとする）は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）では主にｎ-型エピタキシャル層を成長させるためのｎ-型出発基板として用いられる。これらｎ-型出発基板およびｎ-型エピタキシャル層はとともに、ｎ-型ドリフト領域となる半導体基板（半導体チップ）を構成する。
図２８は、従来の半導体装置の製造に用いるＭＣＺウエハおよび当該ＭＣＺウエハが切り出されるＭＣＺインゴットを模式的に示す説明図である。図２８に示すように、ＭＣＺインゴット１００は、外部磁場による電磁制動効果により水平方向への熱対流が抑制された単結晶シリコン溶液を坩堝（不図示）内から鉛直方向に引き上げることで作製される。ｐ型不純物ドーパントであるボロン（Ｂ）は、単結晶シリコン溶液に対する偏析係数が大きく、単結晶シリコン溶液に固溶しにくい。このため、ｐ型のＭＣＺインゴット１００の抵抗率は、ｎ型不純物ドーパントであるリン（Ｐ）に比較して抵抗率の変動が少ない。
一方、ｎ型不純物ドーパントであるリンは、単結晶シリコン溶液に対する偏析係数が小さく、単結晶シリコン溶液に固溶しやすい。このため、ｎ型のＭＣＺインゴット１００のｎ型不純物濃度は、坩堝から先に引き上げられる上側部分１０１よりも下側部分１０２で高く（抵抗率が低く）なり、全体で±４０％～±５０％程度ばらつく。そこで、所定特性および所定耐圧を安定して得るために、ＩＧＢＴのｎ-型ドリフト領域の狙いの抵抗率（設計値：例えば１００Ω・ｃｍ程度）に対して±２０％程度を、ｎ-型出発基板となるＭＣＺウエハ１００’の抵抗率の規格とする。ＭＣＺウエハ１００’の抵抗率の規格は、ＩＧＢＴのｎ-型ドリフト領域の狙いの抵抗率（設計値）に対して±１５％程度としてもよく、好ましくは±１０％程度としてもよい。ＭＣＺウエハ１００’の抵抗率の規格を狭くするほど、所定特性および所定耐圧をより安定して実現可能である。
ＭＣＺウエハ１００’の抵抗率の規格が１００Ω・ｃｍ±１０％程度～１００Ω・ｃｍ±２０％程度である場合、ＭＣＺインゴット１００の上側部分１０１の抵抗率をＭＣＺウエハ１００’の抵抗率の規格内となるように調整すると、ＭＣＺインゴット１００の下側部分１０２の抵抗率はＭＣＺウエハ１００’の抵抗率の規格外となる。したがって、ＭＣＺインゴット１００の上側部分１０１のみを用いて、ＩＧＢＴのｎ-型ドリフト領域として機能するｎ-型出発基板となるＭＣＺウエハ１００’を作製する。ＭＣＺインゴット１００の、ＭＣＺウエハ１００’の抵抗率の規格外となる下側部分１０２は使用しない。
ｎ型出発基板を用いたＩＧＢＴの製造方法として、ｎ型出発基板上にドリフト領域となるｎ-型エピタキシャル層を形成した後、バックグラインドによりｎ型出発基板を完全に除去して、ｎ-型エピタキシャル層のみを半導体基板とする方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、半導体基板であるｎ-型エピタキシャル層に、プロトン（Ｈ+）やヘリウム（３Ｈｅ++、４Ｈｅ++）などの重粒子の照射により、逆回復時間の短縮に寄与する領域と、ハードリカバリの緩和に寄与する領域と、が形成されている。
特開２０１３－１０２１１１号公報
一般的に、大口径（例えば８インチ以上）の半導体ウエハは、ＭＣＺ法以外の方法では作製困難または高単価となるため、ＭＣＺ法を用いて作製される。しかしながら、上述したように、ＭＣＺインゴット１００をｎ型とした場合、ＭＣＺインゴット１００のうち、ＭＣＺウエハ１００’の抵抗率の規格となる上側部分１０１のみを用いてＩＧＢＴのｎ-型出発基板となるＭＣＺウエハ１００’を作製し、ＭＣＺウエハ１００’の抵抗率の規格外となる下側部分１０２は使用しない。
このようにＭＣＺインゴット１００のうち、ＭＣＺウエハ１００’の抵抗率の規格内となる部分（上側部分１０１）のみを用いる場合、ＭＣＺウエハ１００’の抵抗率の規格が狭くなるほど、１つのＭＣＺインゴット１００から得られるＭＣＺウエハ１００’の枚数が減少する。また、ＭＣＺウエハ１００’が大口径になるほど、ＭＣＺインゴット１００の使用しない下側部分１０２が大きくなる。このため、１つのＭＣＺインゴット１００に対するＭＣＺウエハ１００’の単価が高くなる。
この発明は、上述した従来技術による問題点を解消するため、抵抗率が略均一で安価なｎ型半導体基板を用いた半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板は、水素ドナーが導入された第１導電型基板と、前記第１導電型基板の上に設けられた第１導電型エピタキシャル層と、を有する。前記半導体基板は、前記第１導電型エピタキシャル層の、前記第１導電型基板との接触面に対して反対側の露出面を第１主面とし、前記第１導電型基板の、前記第１導電型エピタキシャル層との接触面に対して反対側の露出面を第２主面とする。
トレンチは、前記半導体基板の前記第１主面から所定深さに達し、前記第１導電型エピタキシャル層の内部で終端する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。第２導電型の第１半導体領域は、前記半導体基板の前記第１主面の表面領域に設けられ、前記トレンチの側壁に露出されている。第２半導体領域は、前記半導体基板の前記第２主面の表面領域に設けられている。第１電極は、前記第１半導体領域に電気的に接続されている。第２電極は、前記第２半導体領域に電気的に接続されている。
前記第２主面から前記半導体基板に前記水素ドナーが導入された水素ドナー導入部の水素ドナー濃度が最大となる第１深さ位置は、前記トレンチの底面から前記第２主面側に前記トレンチの深さの２倍以上の距離で離れた深さ位置にある。前記第１導電型基板の第１導電型不純物ドーパントの不純物濃度は、前記第１導電型エピタキシャル層の第１導電型不純物ドーパントの不純物濃度よりも低い。前記第１導電型基板の第１導電型不純物ドーパントおよび前記水素ドナーの総不純物濃度は、前記第１導電型エピタキシャル層の第１導電型不純物ドーパントの不純物濃度との抵抗率の違いが２０％未満である。
また、この発明にかかる半導体装置は、上述した発明において、前記水素ドナー導入部は、前記第１導電型基板から前記第１導電型エピタキシャル層にまたがって設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記水素ドナー導入部は、前記第１導電型エピタキシャル層と離れて設けられている。前記第１導電型基板の総不純物濃度分布は、前記第１深さ位置から前記半導体基板の両主面側へそれぞれ向かうにしたがって減少するガウス分布であり、かつ前記第１深さ位置から前記半導体基板を前記第２主面側に向かうにしたがって減少して第２深さ位置で所定の不純物濃度となり、前記第２深さ位置から前記半導体基板を前記第２主面側へ向かって一様な不純物濃度分布または所定傾斜で緩やかに減少する不純物濃度分布となっている。前記水素ドナー導入部の前記第１主面側の末端から前記第１導電型エピタキシャル層の前記第２主面側の末端までの距離は、前記ガウス分布の半値全幅以下、または、前記第１導電型エピタキシャル層の厚さの半分以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極が設けられた活性領域と、前記活性領域の周囲を囲む終端領域と、前記終端領域に設けられ、前記活性領域の周囲を囲み、最も外側の前記トレンチの外側の側壁に露出された第２導電型ウェル領域と、をさらに備える。前記第２導電型ウェル領域は、前記半導体基板の前記第１主面から前記第１導電型基板の内部に達することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記水素ドナー導入部は、前記第２導電型ウェル領域にまたがって設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型基板は、磁場印加型チョクラルスキー法によるインゴットから切り出されたシリコン基板であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。磁場印加型チョクラルスキー法によるインゴットから切り出された第１導電型基板の上に、前記第１導電型基板よりも第１導電型不純物ドーパントの不純物濃度の高い第１導電型エピタキシャル層を堆積する第１工程を行う。前記第１導電型エピタキシャル層の露出面から所定深さに達し、前記第１導電型エピタキシャル層の内部で終端するトレンチを形成する第２工程を行う。前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第３工程を行う。
イオン注入により、前記第１導電型エピタキシャル層の露出面の表面領域に、前記トレンチの側壁に露出する第２導電型の第１半導体領域を形成する第４工程を行う。前記第１半導体領域に電気的に接続された第１電極を形成する第５工程を行う。イオン注入により、前記第１導電型基板の露出面の表面領域に第２半導体領域を形成する第６工程を行う。前記第１導電型基板の露出面からプロトンを注入することで前記第１導電型基板の内部に結晶欠陥を生じさせる第７工程を行う。
熱処理により前記結晶欠陥をドナー化して、前記第１導電型基板に水素ドナーを導入する第８工程を行う。前記第２半導体領域に電気的に接続された第２電極を形成する第９工程を行う。前記第７工程では、前記トレンチの底面から前記第１導電型基板の注入面側に前記トレンチの深さの２倍以上の距離で離れた深さ位置を、水素ドナー濃度が最大となるプロトンの飛程の深さ位置とする。前記第８工程では、前記第１導電型基板の第１導電型不純物ドーパントおよび前記水素ドナーの総不純物濃度を、前記第１導電型エピタキシャル層の第１導電型不純物ドーパントの不純物濃度と抵抗率の違いを２０％未満にする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程では、前記深さ位置を、前記第１導電型基板と前記第１導電型エピタキシャル層との界面、または前記第１導電型エピタキシャル層の内部とすることを特徴とする。
上述した発明によれば、第１導電型基板となるＭＣＺウエハの抵抗率の規格を、第１導電型ドリフト領域の狙いの抵抗率よりも大きい抵抗率を基準として従来よりも広く設定することができる。これにより、ＭＣＺインゴットの、ＭＣＺウエハの抵抗率の規格外の部分を従来よりも小さくすることができる、または、なくすことができる。このため、１つのＭＣＺインゴットから切り出されるＭＣＺウエハの枚数を従来よりも増加させることができ、ＭＣＺウエハの単価を安くすることができる。
このＭＣＺウエハを第１導電型基板として用い、当該ＭＣＺウエハにプロトン注入により水素ドナーを導入する。プロトン注入により形成された水素ドナー導入部は、抵抗率が均一な領域となる。このため、第１導電型基板へのプロトン注入量を調整して、第１導電型基板の抵抗率を、第１導電型エピタキシャル層と略同じ第１導電型ドリフト領域の狙いの抵抗率となるように調整する。これによって、第１導電型ドリフト領域となる半導体基板の抵抗率が略均一となり、所定特性および所定耐圧を安定して得ることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、抵抗率が略均一で安価なｎ型半導体基板を用いた半導体装置および半導体装置の製造方法を提供することができるという効果を奏する。
実施の形態１にかかる半導体装置の断面構造よび不純物濃度分布を示す説明図である。 実施の形態１にかかる半導体装置の製造に用いるＭＣＺウエハおよび当該ＭＣＺウエハが切り出されるＭＣＺインゴットを模式的に示す説明図である。 実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６の一部を拡大して示す断面図である。 図７の一部を拡大して示す断面図である。 図８の一部を拡大して示す断面図である。 図９の一部を拡大して示す断面図である。 図１０の一部を拡大して示す断面図である。 図１２の一部を拡大して示す断面図である。 図１２の半導体基板のｎ型不純物濃度分布の一例を示す説明図である。 図１２の半導体基板のｎ型不純物濃度分布の一例を示す説明図である。 図１２の半導体基板のｎ型不純物濃度分布の一例を示す説明図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図２４の切断線Ｃ－Ｃ’における断面構造の一例を示す断面図である。 図２４の切断線Ｃ－Ｃ’における断面構造の一例を示す断面図である。 図２４の切断線Ｃ－Ｃ’における断面構造の一例を示す断面図である。 従来の半導体装置の製造に用いるＭＣＺウエハおよび当該ＭＣＺウエハが切り出されるＭＣＺインゴットを模式的に示す説明図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、トレンチゲート構造の縦型ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の断面構造および不純物濃度分布を示す説明図である。図２は、実施の形態１にかかる半導体装置の製造に用いるＭＣＺウエハおよび当該ＭＣＺウエハが切り出されるＭＣＺインゴットを模式的に示す説明図である。図２のＭＣＺインゴット４０から切り出されたＭＣＺウエハ４０’を用いて、図１の実施の形態１にかかる半導体装置１０が作製（製造）される。
図１には、左側に活性領域７１（図２４参照）の断面構造を示し、右側にｎ型不純物濃度分布３１～３３を示す。ｎ型不純物濃度分布３３については、３つの例（符号３３ａ～３３ｃ）を示す。切断線Ａ１－Ａ２－Ａ３は、ｎ-型ドリフト領域１の深さ位置である。符号Ａ１は、ｎ-型ドリフト領域１とｐ+型コレクタ領域９との界面である。符号Ａ２は、ｎ-型出発基板２１とｎ-型エピタキシャル層２２との界面である。符号Ａ３は、ｎ-型ドリフト領域１とｐ型ベース領域２との界面である。
活性領域７１は、ＩＧＢＴがオン状態のときに電流が流れる領域であり、ＩＧＢＴの複数の単位セル（素子の構成単位）が隣接して配置される。活性領域７１の周囲は、エッジ終端領域７２（図２４参照）に囲まれている。エッジ終端領域７２は、半導体基板２０のおもて面側の電界を緩和して耐圧を保持する領域である。エッジ終端領域７２には、耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域７２の断面構造については、後述する実施の形態３において説明する。
図１に示す実施の形態１にかかる半導体装置１０は、ｎ-型出発基板（第１導電型基板）２１およびｎ-型エピタキシャル層（第１導電型エピタキシャル層）２２からなる半導体基板（半導体チップ）２０に一般的なトレンチゲート型のＭＯＳゲート構造を有する縦型ＩＧＢＴである。半導体基板２０は、ｎ-型出発基板２１のおもて面上にｎ-型エピタキシャル層２２をエピタキシャル成長させてなるエピタキシャル基板である。半導体基板２０は、例えばシリコン（Ｓｉ）を半導体材料としている。
半導体基板２０は、ｎ-型エピタキシャル層２２側の主面をおもて面（第１主面）とし、ｎ-型出発基板２１側の主面（ｎ-型出発基板２１の裏面）を裏面（第２主面）とする。ｎ-型出発基板２１およびｎ-型エピタキシャル層２２は、略同じｎ型不純物濃度を有しており、ｎ-型ドリフト領域１として機能する。ｎ-型出発基板２１とｎ-型エピタキシャル層２２とのｎ型不純物濃度が略同じとは、ｎ型不純物濃度差による抵抗率の違いが２０％未満であることを意味する。
ｎ-型出発基板２１は、ＭＣＺ法により作製されたｎ-型のシリコン（Ｓｉ）単結晶インゴット（ＭＣＺインゴット：図２）４０から切り出されたｎ-型の半導体ウエハ（ＭＣＺウエハ：図２）４０’で形成されている。ｎ-型出発基板２１は、ＭＣＺインゴット４０に含まれるリン（Ｐ）またはアンチモン（Ｓｂ）等のｎ型不純物ドーパントと、後述するプロトン（Ｈ+）注入５３および第１熱処理（図３のステップＳ９，Ｓ１０参照）により導入された水素ドナー（以下、単に水素ドナーとする）と、を含む。
ｎ-型出発基板２１中のｎ型不純物ドーパントのｎ型不純物濃度（符号３１で示す細実線）は、ｎ-型出発基板２１の水素ドナーのｎ型不純物濃度よりも低い。ｎ-型出発基板２１の総ｎ型不純物濃度は、ｎ-型エピタキシャル層２２のｎ型不純物濃度（符号３２で示す細実線）と略同じである。ｎ-型出発基板２１の総ｎ型不純物濃度とは、ｎ-型出発基板２１中のｎ型不純物ドーパントおよび水素ドナーのｎ型不純物濃度の積算値であり、ｎ-型ドリフト領域１の狙いの抵抗率（設計値）を実現する。
ｎ-型出発基板２１のｎ型不純物ドーパントのｎ型不純物濃度は、ＭＣＺウエハ４０’の抵抗率の規格内のｎ型不純物濃度であり、ＭＣＺインゴット４０の材料である単結晶シリコン溶液に添加されたｎ型不純物ドーパントのみで実現されるｎ型不純物濃度である。ＭＣＺインゴット４０は、外部磁場による電磁制動効果により水平方向への熱対流が抑制され、ｎ型不純物ドーパントが添加された単結晶シリコン溶液を坩堝（不図示）内から鉛直方向に引き上げることで作製される。
実施の形態１においても、ｎ型のＭＣＺインゴット４０は、従来のｎ型のＭＣＺインゴット１００と同様に、ｎ型不純物ドーパントの偏析係数および固溶度の影響により、下端の部分４２でｎ型不純物濃度が高く（抵抗率が低く）なってＭＣＺウエハ４０’の抵抗率の規格外となる虞があるが、実施の形態１においては、ＭＣＺウエハ４０’の抵抗率の規格を、ｎ-型ドリフト領域１の狙いの抵抗率よりも高く、かつ従来のＭＣＺウエハ１００’（図２８参照）の抵抗率の規格よりも広く設定することができる。
ＭＣＺウエハ４０’の抵抗率の規格は、ｎ-型ドリフト領域１の狙いの抵抗率よりも高い所定の抵抗率（例えばｎ-型ドリフト領域１の狙いの抵抗率が１００Ω・ｃｍ程度である場合に２００Ω・ｃｍ程度）に対して例えば±５０％程度である。このため、ＭＣＺインゴット４０の上側の大半の部分４１をＭＣＺウエハ４０’の抵抗率の規格内にすることができ、ＭＣＺウエハ４０’の抵抗率の規格外の部分４２が従来よりも小さくなる、またはＭＣＺウエハ４０’の抵抗率の規格外の部分４２をなくすことができる。
このようにＭＣＺウエハ４０’の抵抗率の規格がｎ-型ドリフト領域１の狙いの抵抗率よりも高いとしても、製造工程時にｎ-型出発基板２１に水素ドナーを導入することで、ｎ-型出発基板２１の抵抗率を低くして、ｎ-型エピタキシャル層２２の抵抗率（ｎ-型ドリフト領域１の狙いの抵抗率）と略同じ抵抗率にすることができる。抵抗率が略同じとは、抵抗率差が２０％未満であることを意味する。このため、ＭＣＺインゴット４０の大半の部分４１を実施の形態１にかかる半導体装置１０として用いることができ、１つのＭＣＺインゴット４０に対するＭＣＺウエハ４０’の単価を低くすることができる。
ｎ-型出発基板２１の総ｎ型不純物濃度は、半導体基板２０に導入された水素ドナーにより、ｎ-型出発基板２１のｎ型不純物ドーパントのｎ型不純物濃度分布３１よりも高くなっている。半導体基板２０内の、水素ドナーが導入された部分（以下、水素ドナー導入部とする）３０の総ｎ型不純物濃度分布３３を図１の右側に示す。水素ドナー導入部３０の総ｎ型不純物濃度分布３３は、ｎ型不純物ドーパントおよび水素ドナーを積算したｎ型不純物濃度分布である。水素ドナーとは、空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合して生成された複合欠陥によるドナーである。
後述するように、プロトン注入５３は半導体基板２０の裏面から行う。水素ドナー導入部３０の総ｎ型不純物濃度分布３３は、プロトン注入５３の飛程の深さ位置（以下、プロトン飛程位置とする）１１で最大値（ピーク不純物濃度）を示し、当該プロトン飛程位置（第１深さ位置）１１から半導体基板２０の両主面それぞれに向かうにしたがって低くなるガウス分布に近い濃度分布となっている。プロトン飛程位置１１のｎ型不純物濃度は、ｎ-型エピタキシャル層２２のｎ型不純物濃度よりも高く、ｎ-型ドリフト領域１中の最大値である。図１には、総ｎ型不純物濃度分布３３ｂのプロトン飛程位置１１および水素ドナー導入部３０を示す。
プロトン飛程位置１１は、トレンチ４の底面よりもコレクタ側（ｐ+型コレクタ領域（第２半導体領域）９側）に位置する。プロトン飛程位置１１は、ｎ-型エピタキシャル層２２内（図２１の総ｎ型不純物濃度分布３３ｄ参照）、または、ｎ-型出発基板２１とｎ-型エピタキシャル層２２との界面（総ｎ型不純物濃度分布３３ｃ）にあることが好ましい。プロトン飛程位置１１がｎ-型出発基板２１とｎ-型エピタキシャル層２２との界面からエミッタ側にある場合、ｎ-型出発基板２１の全体に水素ドナーが導入されているからである。
プロトン飛程位置１１は、ｎ-型出発基板２１内にあってもよい。この場合、プロトン飛程位置１１は、ｎ-型エピタキシャル層２２との界面に可能な限り近い位置（総ｎ型不純物濃度分布３３ｂ）にあることが好ましい。プロトン飛程位置１１は、ｎ-型出発基板２１とｎ-型エピタキシャル層２２との界面からコレクタ側に若干離れた位置（総ｎ型不純物濃度分布３３ａ）であってもよいが、この場合、後述する水素ドナー未導入部３４が次の条件を満たすように設定される。
水素ドナー導入部３０の総ｎ型不純物濃度分布３３は、ｎ-型エピタキシャル層２２に重なっていてもよいし（総ｎ型不純物濃度分布３３ｂ～３３ｄ）、ｎ-型出発基板２１のみに分布していてもよい（総ｎ型不純物濃度分布３３ａ）。水素ドナー導入部３０の総ｎ型不純物濃度分布３３ａがｎ-型エピタキシャル層２２に重ならない場合、ｎ-型出発基板２１には、水素ドナーが導入された部分と、ｎ-型エピタキシャル層２２と、の間に、ｎ型不純物ドーパントのみのｎ型不純物濃度となっている部分（以下、水素ドナー未導入部とする）３４が存在する。
水素ドナー未導入部３４が存在する場合、この水素ドナー未導入部３４の深さ方向Ｚの厚さ（水素ドナー導入部３０のエミッタ側の末端からｎ-型エピタキシャル層２２のコレクタ側の末端までの距離）ｄ１は、ｎ-型エピタキシャル層２２の、ｎ-型出発基板２１とｐ型ベース領域（第１半導体領域）２とに挟まれた部分（ｎ-型エピタキシャル層２２のｎ-型ドリフト領域１となる部分）の厚さｄ３の１／２の厚さ以下、または、水素ドナー導入部３０の総ｎ型不純物濃度分布３３ａの、プロトン飛程位置１１を基準とするガウス分布の半値全幅（ＦＷＨＭ：Ｆｕｌｌ Ｗｉｄｔｈ ａｔ Ｈａｌｆ Ｍａｘｉｍｕｍ）以下であればよい。
また、水素ドナー導入部３０の総ｎ型不純物濃度分布３３（３３ａ～３３ｃ）は、プロトン飛程位置１１からコレクタ側に向かうにしたがって減少し、所定の深さ位置（第２深さ位置）３５でｎ-型ドリフト領域１の狙いの抵抗率を実現するｎ型不純物濃度となり、当該深さ位置３５からｐ+型コレクタ領域９に至るまで一様（平坦）な不純物濃度分布または例えば１０％程度の傾斜で緩やかに減少する不純物濃度分布となる。水素ドナー導入部３０の総ｎ型不純物濃度が一様とは、プロセスばらつきの許容誤差（例えば３０％未満）を含む範囲で略同じ不純物濃度であることを意味する。
ｎ-型エピタキシャル層２２は、ｎ-型ドリフト領域１の狙いの抵抗率を実現可能なｎ型不純物濃度を有する。ｎ-型エピタキシャル層２２のｎ型不純物濃度は、ｎ-型エピタキシャル層２２にドープされたリンやアンチモン等のｎ型不純物ドーパントのみで得られる。ｎ-型エピタキシャル層２２のコレクタ側の表面領域の不純物濃度は、ｎ-型エピタキシャル層２２の堆積後に行われる熱処理によるｎ型不純物ドーパントの拡散により、ｎ-型出発基板２１との界面に向かうにしたがって低くなっている。
ＭＯＳゲート構造は、ｐ型ベース領域２、ｎ+型エミッタ領域３、ｐ+型コンタクト領域（不図示）、トレンチ４、ゲート絶縁膜５およびゲート電極６で構成された一般的なトレンチゲート構造を有する。ｐ型ベース領域２、ｎ+型エミッタ領域３およびｐ+型コンタクト領域は、それぞれｎ-型エピタキシャル層２２の内部にイオン注入により選択的に形成された拡散領域であり、半導体基板２０の表面領域に設けられている。
ｐ型ベース領域２は、ｎ-型エピタキシャル層２２の内部において、半導体基板２０のおもて面の表面領域に設けられている。ｎ-型エピタキシャル層２２の、ｐ型ベース領域２よりもコレクタ側の部分がｎ-型ドリフト領域１である。ｐ型ベース領域２は、ｎ-型エピタキシャル層２２で構成されたｎ-型ドリフト領域１に接しており、ｎ-型出発基板２１と離れて配置されている。
ｎ+型エミッタ領域３およびｐ+型コンタクト領域は、半導体基板２０のおもて面とｐ型ベース領域２との間に、ｐ型ベース領域２に接して選択的に設けられ、半導体基板２０のおもて面に露出されている。ｎ+型エミッタ領域３およびｐ+型コンタクト領域は、互いに隣り合うトレンチ４間（メサ領域）において、例えば半導体基板２０のおもて面に平行にトレンチ４が延在する第１方向Ｘ（図１では奥行き方向）に交互に繰り返し配置されている。
また、ｎ+型エミッタ領域３およびｐ+型コンタクト領域は、それぞれ、半導体基板２０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙ（図１では横方向）へトレンチ４まで達しており、トレンチ４の側壁に露出されている。ｐ+型コンタクト領域は設けられていなくてもよい。ｐ+型コンタクト領域が設けられていない場合、ｐ+型コンタクト領域に代えて、ｐ型ベース領域２が半導体基板２０のおもて面およびトレンチ４の側壁に露出される。
トレンチ４は、半導体基板２０のおもて面から、ｎ+型エミッタ領域３およびｐ+型コンタクト領域（ｐ+型コンタクト領域が存在しない場合は、ｐ+型コンタクト領域に代えてｐ型ベース領域２）と、これらの領域の直下のｐ型ベース領域２を貫通してｎ-型ドリフト領域１に達する。トレンチ４の底面は、ｎ-型エピタキシャル層２２内で終端し、ｎ-型出発基板２１に達していない。
また、トレンチ４の底面は、プロトン飛程位置１１よりもエミッタ側（ｎ+型エミッタ領域３側）で終端している。トレンチ４の底面からプロトン飛程位置１１までの距離ｄ２は、トレンチ４の深さの２倍以上である。トレンチ４の底面からプロトン飛程位置１１までの距離ｄ２がトレンチ４の深さの２倍未満であると、所定耐圧が得られないことが本発明者により確認されている。また、トレンチ４の底面からプロトン飛程位置１１までの距離ｄ２がトレンチ４の深さの２倍未満であると、ゲート絶縁膜５にプロトン注入５３によるダメージが生じてしまう虞があるからである。
トレンチ４の内部には、ゲート絶縁膜５を介してゲート電極６が設けられている。トレンチ４、ゲート絶縁膜５およびゲート電極６でトレンチゲートが構成される。層間絶縁膜７は、半導体基板２０のおもて面全面に設けられ、ゲート電極６を覆う。層間絶縁膜７には、層間絶縁膜７を深さ方向Ｚに貫通して半導体基板２０に達するコンタクトホール７ａが設けられている。コンタクトホール７ａには、ｎ+型エミッタ領域３およびｐ+型コンタクト領域（ｐ+型コンタクト領域が存在しない場合は、ｐ+型コンタクト領域に代えてｐ型ベース領域２）が露出されている。
エミッタ電極（第１電極）８は、コンタクトホール７ａを介してｎ+型エミッタ領域３およびｐ+型コンタクト領域（ｐ+型コンタクト領域が存在しない場合は、ｐ+型コンタクト領域に代えてｐ型ベース領域２）にオーミック接触して、ｎ+型エミッタ領域３、ｐ+型コンタクト領域およびｐ型ベース領域２に電気的に接続されている。半導体基板２０の裏面（ｎ-型出発基板２１の裏面）の表面領域に、ｐ+型コレクタ領域９が設けられている。ｐ+型コレクタ領域９は、半導体基板２０の裏面に露出されている。
ｎ-型出発基板２１の、ｐ+型コレクタ領域９よりもエミッタ側の部分がｎ-型ドリフト領域１である。ｐ+型コレクタ領域９は、ｎ-型出発基板２１で構成されたｎ-型ドリフト領域１に接しており、ｎ-型エピタキシャル層２２と離れて配置されている。コレクタ電極（第２電極）１２は、半導体基板２０の裏面全体に設けられている。コレクタ電極１２は、ｐ+型コレクタ領域９にオーミック接触して、ｐ+型コレクタ領域９に電気的に接続されている。
次に、実施の形態１にかかる半導体装置１０の製造方法について説明する。図３は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図４～１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図１３～１８は、図６～１０，１２の一部を拡大して示す断面図である。図１９～２１は、図１２の半導体基板のｎ型不純物濃度分布の一例を示す説明図である。図１９～２１はそれぞれプロトン飛程位置１１が異なる。
図１９～２１には、左側に断面図を示し、右側にｎ型不純物濃度分布３１～３３を示す。図１９～２１の断面図には、半導体基板２０のｎ-型ドリフト領域１（ｎ-型出発基板２１の一部およびｎ-型エピタキシャル層２２の一部）のみを示し、半導体基板２０の内部に形成されたｎ-型ドリフト領域１以外の各部を図示省略する。図１９～２１の切断線Ｂ１－Ｂ２－Ｂ３はｎ-型ドリフト領域１の深さ位置であり、符号Ｂ１，Ｂ２，Ｂ３はそれぞれ図１の符号Ａ１，Ａ２，Ａ３と同じ深さ位置である。
まず、図４に示すように、所定のｎ型不純物ドーパントを含むｎ-型のＭＣＺインゴット４０（図２参照）からｎ-型のＭＣＺウエハ４０’を切り出して用意する（ステップＳ１：第１工程）。ＭＣＺウエハ４０’の抵抗率の規格は、ｎ-型ドリフト領域１の狙いの抵抗率よりも高い抵抗率（例えば２００Ω・ｃｍ以上２０００Ω・ｃｍ以下程度）に対して±４０～±５０％程度である。このＭＣＺウエハ４０’は、後述するステップＳ２の処理においてｎ-型エピタキシャル層２２をエピタキシャル成長させる際の下地ウエハとなるｎ-型出発基板２１である。ＭＣＺウエハ４０’の厚さｔ１は、例えば７００μｍ程度であってもよい。
次に、図５に示すように、ｎ-型出発基板２１のおもて面上にｎ-型エピタキシャル層２２を成長させることで（ステップＳ２：第１工程）、半導体基板（半導体ウエハ）２０を形成する。ｎ-型エピタキシャル層２２の抵抗率は、ｎ-型ドリフト領域１の狙いの抵抗率（例えば８０Ω・ｃｍ～１２０Ω・ｃｍ程度）とする。ｎ-型エピタキシャル層２２の不純物濃度は、例えば２×１０13／ｃｍ3以上５×１０14／ｃｍ3以下であってもよい。ｎ-型エピタキシャル層２２の厚さｔ２は、例えば１０μｍ以上２０μｍ以下程度であってもよい。ｎ-型エピタキシャル層２２は、例えば、ＭＣＺウエハ４０’中のｎ型不純物ドーパントと同じｎ型不純物ドーパントをドープしてエピタキシャル成長されている。
ここでは、ｎ-型ドリフト領域１の狙いの抵抗率をｎ-型ドリフト領域１の抵抗率の設計値（例えば１００Ω・ｃｍ程度）に対して±２０％程度としたが、ｎ-型ドリフト領域１の狙いの抵抗率がｎ-型ドリフト領域１の抵抗率の設計値に近いほど好ましい。このため、ｎ-型ドリフト領域１の狙いの抵抗率は、例えば、ｎ-型ドリフト領域１の抵抗率の設計値に対して±１５％程度としてもよく、好ましくは±１０％程度としてもよい。ｎ-型ドリフト領域１の狙いの抵抗率の調整範囲を狭くするほど、ｎ-型ドリフト領域１の抵抗率がｎ-型ドリフト領域１の抵抗率の設計値に近づくため、所定特性および所定耐圧をより安定して実現可能である。
次に、第１イオン注入により、エッジ終端領域７２における半導体基板２０のおもて面側に、ｐ型ウェル領域８１やフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）８２、チャネルストッパー領域８３（図２５，２６参照）等の所定の拡散領域を形成する（ステップＳ３）。ステップＳ３の処理においては、例えば、これらの拡散領域を、フォトリソグラフィおよび第１イオン注入を一組とする工程を異なる条件で繰り返し行うことで選択的に形成する。そして、第１イオン注入した不純物ドーパントの活性化熱処理を行う。
エッジ終端領域７２の拡散領域の活性化熱処理温度は、例えば１０００℃以上１５００℃以下程度である。このため、この活性化熱処理によりｎ-型エピタキシャル層２２中のｎ型不純物ドーパントがｎ-型出発基板２１内へ拡散して、ｎ-型エピタキシャル層２２のコレクタ側の部分のｎ型不純物濃度分布はｎ-型出発基板２１側へ向かうにしたがって低くなる。このｎ-型エピタキシャル層２２の、ｎ-型出発基板２１側へ向かうにしたがって不純物濃度が低くなっている部分は、ｎ-型出発基板２１との界面から８μｍ程度の厚さの部分である。
次に、図６～８に示すように、活性領域７１（図２４参照）における半導体基板２０のおもて面側にトレンチゲートを形成する（ステップＳ４：第２，３工程）。ステップＳ４の処理においては、具体的には、図６，１３に示すように、半導体基板２０のおもて面に、トレンチ４の形成領域に対応する部分が開口したエッチング用マスク５１を形成する。そして、エッチング用マスク５１をマスクとしてエッチングを行い、半導体基板２０のおもて面からｎ-型出発基板２１に達しない所定深さｔ３でトレンチ４を形成する。トレンチ４の深さｔ３は、例えば３μｍ以上１０μｍ以下程度であってもよい。
次に、図７，１４に示すように、エッチング用マスク５１を除去した後、半導体基板２０のおもて面およびトレンチ４の内壁に沿ってゲート絶縁膜５を形成する。次に、トレンチ４の内部を埋め込むように、半導体基板２０のおもて面上にポリシリコン（ｐｏｌｙ－Ｓｉ）層（不図示）を堆積する。次に、図８，１５に示すように、半導体基板２０のおもて面上のゲート絶縁膜５が露出するまでポリシリコン層をエッチバックする。このエッチバックにより、当該ポリシリコン層の、半導体基板２０のおもて面上の部分を除去して、トレンチ４の内部にのみゲート電極６となる部分を残す。
次に、図９，１６に示すように、ゲート絶縁膜６越しに第２イオン注入を行い、活性領域７１における半導体基板２０のおもて面側に、ｐ型ベース領域（第１半導体領域）２、ｎ+型エミッタ領域３およびｐ+型コンタクト領域（不図示）等の所定の拡散領域を形成する（ステップＳ５：第４工程）。これらの拡散領域は、フォトリソグラフィおよび第２イオン注入を一組とする工程を異なる条件で繰り返し行うことで、それぞれメサ領域に選択的に形成する。図９では、ｎ+型エミッタ領域３をハッチングで示し、ｐ型ベース領域２を図示省略する（図１０～１２においても同様）。そして、第２イオン注入した不純物ドーパントの活性化熱処理を行う。
次に、図１０に示すように、おもて面電極であるエミッタ電極８を形成する（ステップＳ６：第５工程）。ステップＳ６の処理においては、具体的には、図１０，１７に示すように、半導体基板２０のおもて面の全面に、ゲート電極６を覆う層間絶縁膜７を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜７を選択的に除去して、ｎ+型エミッタ領域３およびｐ+型コンタクト領域を露出させるコンタクトホール７ａを形成する。次に、半導体基板２０のおもて面に、コンタクトホール７ａを介してｎ+型エミッタ領域３およびｐ+型コンタクト領域にオーミック接触するエミッタ電極８を形成する。
次に、図１１に示すように、半導体基板２０を裏面（ｎ-型出発基板２１側の主面）側から研削していき、半導体装置１０として用いる製品厚さにする（ステップＳ７）。次に、第３イオン注入５２により、半導体基板２０の研削後の裏面側に、ｐ+型コレクタ領域（第２半導体領域）９等の所定の拡散領域を形成する（ステップＳ８：第６工程）。ｐ+型コレクタ領域９は、例えばボロン（Ｂ）等のｐ型不純物ドーパントの第３イオン注入５２により、半導体基板２０の研削後の裏面の表面領域に形成する。そして、第３イオン注入５２した不純物ドーパントの活性化熱処理を行う。
次に、図１２，１８に示すように、半導体基板２０の研削後の裏面からｎ-型出発基板２１にプロトン注入５３した後（ステップＳ９：第７工程）、例えば３５０℃程度の温度で５時間程度の第１熱処理を行う（ステップＳ１０：第８工程）。プロトン注入５３によりｎ-型出発基板２１に空孔（Ｖ）等の結晶欠陥を生じさせ、第１熱処理により、プロトン注入５３により生じた結晶欠陥と、当該結晶欠陥の箇所に存在する酸素（Ｏ）および水素（Ｈ）等を含む酸化物と、が結合されてドナー化される。これによって、ｎ-型出発基板２１に水素ドナーが導入され、ｎ-型出発基板２１の総ｎ型不純物濃度がプロトン注入５３前よりも高くなる。
これらステップＳ９，Ｓ１０の処理により、ｎ-型出発基板２１の総ｎ型不純物濃度を、ｎ-型出発基板２１の抵抗率がｎ-型エピタキシャル層２２の抵抗率と略同じ抵抗率（ｎ-型ドリフト領域１の狙いの抵抗率）まで低くなるように調整する。ステップＳ９の処理（プロトン注入５３）後、高温度（例えば６００℃以上）の熱処理を行わない。ステップＳ１０の処理（第１熱処理）は、ステップＳ９の処理によってｎ-型出発基板２１に生じた欠陥が回復しない程度に低温度（例えば６００℃未満）で行う。このため、ステップＳ９の処理後にｎ-型出発基板２１の総ｎ型不純物濃度が低くなることを防止することができる。
ＭＣＺウエハ４０’の抵抗率はｎ-型ドリフト領域１の狙いの抵抗率と比べて十分に大きく、ｎ-型出発基板２１の総ｎ型不純物濃度に対するｎ-型出発基板２１のｎ型不純物ドーパントのｎ型不純物濃度の比率は非常に小さい。このため、プロトン注入５３の注入条件（例えばドーズ量および加速エネルギー）は、ｎ-型出発基板２１のｎ型不純物ドーパントのｎ型不純物濃度を考慮せず、水素ドナーのみでｎ-型ドリフト領域１の狙いの抵抗率が実現される条件であってもよい。プロトン注入５３の注入条件は、ＭＣＺウエハ４０’の抵抗率の実測値に基づいて、製造工程開始前に予め決定されてもよい。
ステップＳ９の処理において、プロトン注入５３のプロトン飛程位置１１は、上述したトレンチ４の底面からプロトン飛程位置１１までの距離ｄ２（図１参照）を満たしていればよく、ｎ-型出発基板２１とｎ-型エピタキシャル層２２との界面（総ｎ型不純物濃度分布３３ｃ）であってもよいし（図１９）、ｎ-型出発基板２１とｎ-型エピタキシャル層２２との界面からコレクタ側に若干離れた位置（総ｎ型不純物濃度分布３３ａ）であってもよいし（図２０）、ｎ-型エピタキシャル層２２内（総ｎ型不純物濃度分布３３ｄ）であってもよい（図２１）。
また、ステップＳ９の処理において、プロトン注入５３と異なる注入条件でさらに１段以上のプロトン注入を行うことで、例えばｎ-型ドリフト領域１の内部に１段以上のｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）領域（不図示）を形成してもよい。ｎ型ＦＳ領域は、半導体基板２０の裏面からｐ+型コレクタ領域９よりも深い位置に形成される。ｎ型ＦＳ領域を複数段とする場合、複数段のｎ型ＦＳ領域は、半導体基板２０の裏面から異なる深さに配置される。ｎ型ＦＳ領域を形成するためのプロトン注入で生じた欠陥のドナー化のための熱処理は、ステップＳ１０の第１熱処理で行ってもよい。
次に、半導体基板２０の裏面からｎ-型ドリフト領域１へのヘリウム（Ｈｅ）注入（ステップＳ１１）および第２熱処理（ステップＳ１２）により、ｎ-型ドリフト領域１にライフタイムキラーとなるヘリウムを導入し、ｎ-型ドリフト領域１での少数キャリアキャリアライフタイムを調整する。次に、半導体基板２０の裏面に、裏面電極として、ｐ+型コレクタ領域９にオーミック接触するコレクタ電極１２を形成する（ステップＳ１３：第９工程）。次に、半導体ウエハ（半導体基板２０）をダイシング（切断）して個々のチップ状に個片化することで（ステップＳ１４）、図１に示すＩＧＢＴが完成する。
以上、説明したように、実施の形態１によれば、半導体基板を、エピタキシャル成長の下地ウエハであるＭＣＺウエハであるｎ-型出発基板と、このｎ-型出発基板上にｎ-型ドリフト領域の狙いの抵抗率となるｎ型不純物濃度でエピタキシャル成長させたｎ-型エピタキシャル層と、で構成する。この半導体基板を用いてＩＧＢＴ等の半導体装置を作製する。ｎ-型出発基板およびｎ-型エピタキシャル層は、半導体装置のｎ-型ドリフト領域として機能する。
ｎ-型出発基板となるＭＣＺウエハの抵抗率の規格は、ｎ-型ドリフト領域の狙いの抵抗率よりも大きい抵抗率を基準として従来よりも広く設定する。これにより、ＭＣＺインゴットの、ＭＣＺウエハの抵抗率の規格外の部分を従来よりも小さくすることができる、または、なくすことができる。このため、１つのＭＣＺインゴットから切り出されるＭＣＺウエハの枚数を従来よりも増加させることができ、ＭＣＺウエハの単価を安くすることができる。
このＭＣＺウエハをｎ-型出発基板として用い、当該ＭＣＺウエハにプロトン注入により水素ドナーを導入する。プロトン注入により形成された水素ドナー導入部は、抵抗率が均一な領域となる。このため、ｎ-型出発基板へのプロトン注入量を調整して、ｎ-型出発基板の抵抗率を、ｎ-型エピタキシャル層の抵抗率（ｎ-型ドリフト領域の狙いの抵抗率）と略同じ抵抗率となるように調整する。これによって、ｎ-型ドリフト領域となる半導体基板の抵抗率が略均一となり、所定特性および所定耐圧を安定して得ることができる。
また、実施の形態１によれば、プロトン飛程位置をトレンチの底面からコレクタ側に離れた位置とすることで、プロトン注入によるダメージがゲート絶縁膜に生じない。このため、プロトン注入によってｎ-型出発基板の抵抗率を調整するにあたって、ゲート特性が劣化することを防止することができる。また、プロトン飛程位置をトレンチの底面からコレクタ側に上述した条件以上離れた位置とすることで、所定耐圧を確保することができる。したがって、所定特性および所定耐圧を安定して得ることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図２２，２３は、実施の形態２にかかる半導体装置の構造の一例を示す断面図である。図２２の切断線Ａ１’－Ａ２－Ａ３はｎ-型ドリフト領域１の深さ位置であり、符号Ａ１’，Ａ２，Ａ３はそれぞれ図１の符号Ａ１，Ａ２，Ａ３と同じ深さ位置である。図２３の切断線Ａ１１－Ａ１２－Ａ１３はｎ-型ドリフト領域１の深さ位置であり、符号Ａ１１，Ａ１２，Ａ１３はそれぞれ図１の符号Ａ１，Ａ２，Ａ３と同じ深さ位置である。
図２２，２３に示す実施の形態２にかかる半導体装置１０’，６０は、それぞれ、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）およびダイオードに、実施の形態１にかかる半導体装置１０（図１参照）の構成を適用したものである。
具体的には、図２２に示す実施の形態２にかかる半導体装置１０’は、図１に示す実施の形態１にかかる半導体装置１０のｎ+型エミッタ領域３、ｐ+型コレクタ領域９、エミッタ電極８およびコレクタ電極１２に代えて、ｎ+型ソース領域３’、ｎ+型ドレイン領域９’、ソース電極８’およびドレイン電極１２’を備え、実施の形態１と同じｎ型不純物濃度分布３１～３３のｎ-型ドリフト領域１を有する。
図２２に示す実施の形態２にかかる半導体装置１０’の製造方法は、図１に示す実施の形態１にかかる半導体装置１０の製造方法のステップＳ５，Ｓ６，Ｓ８，Ｓ１３の処理時にそれぞれｎ+型ソース領域３’、ソース電極８’、ｎ+型ドレイン領域９’およびドレイン電極１２’を形成すればよい。ステップＳ５，Ｓ６，Ｓ１３の処理においては、実施の形態１と同じ材料を用いることができる。ステップＳ８の処理時においては、ｐ型不純物ドーパントに代えてｎ型不純物ドーパントを第３イオン注入すればよい。
図２３に示す実施の形態２にかかる半導体装置６０は、図１に示す実施の形態１にかかる半導体装置１０のｐ型ベース領域２、ｎ+型エミッタ領域３、ｐ+型コレクタ領域９、エミッタ電極８およびコレクタ電極１２に代えて、ｐ型アノード領域６２、ｐ+型アノードコンタクト領域６３、ｎ+型カソード領域６５、アノード電極６４およびカソード電極６６を備え、実施の形態１と同じｎ型不純物濃度分布３１～３３のｎ-型ドリフト領域１を有する。
図２３に示す実施の形態２にかかる半導体装置６０の製造方法は、図１に示す実施の形態１にかかる半導体装置１０の製造方法のステップＳ５の処理時にｐ型アノード領域６２およびｐ+型アノードコンタクト領域６３を形成し、ステップＳ６，Ｓ８，Ｓ１３の処理時にそれぞれアノード電極６４、ｎ+型カソード領域６５およびカソード電極６６を形成すればよい。
ステップＳ５の処理においては、ｐ型不純物ドーパントのみを、第３イオン注入で形成する領域（ｐ型アノード領域６２およびｐ+型アノードコンタクト領域６３）の不純物ドーパントとすればよい。ステップＳ６，Ｓ１３の処理においては、実施の形態１と同じ材料を用いることができる。ステップＳ８の処理時においては、ｐ型不純物ドーパントに代えてｎ型不純物ドーパントを第３イオン注入すればよい。
図２３に示す実施の形態２にかかる半導体装置６０（ダイオード）を、図１に示す実施の形態１にかかる半導体装置１０（ＩＧＢＴ）と同一の半導体基板２０に配置して、図１に示す実施の形態１にかかる半導体装置１０に逆並列に接続してＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）を構成してもよい。
以上、説明したように、実施の形態２によれば、実施の形態１のｎ-型ドリフト領域の構成をＭＯＳＦＥＴやダイオードに適用した場合においても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置として、実施の形態１にかかる半導体装置１０（図１参照）のエッジ終端領域７２の構造について説明する。図２４は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２５～２７は、図２４の切断線Ｃ－Ｃ’における断面構造の一例を示す断面図である。
図２４，２５に示す実施の形態３にかかる半導体装置は、半導体基板２０に活性領域７１およびエッジ終端領域７２を備える。半導体基板２０を構成するｎ-型出発基板２１およびｎ-型エピタキシャル層２２のｎ型不純物濃度分布３１～３３（図１参照）は、半導体基板２０の主面に平行な方向に同じ状態となっている。
活性領域７１は、半導体基板２０の略中央（チップ中央）に略矩形状の平面形状に配置されている。エッジ終端領域７２は、活性領域７１と半導体基板２０の端部（チップ端部）との間の領域であり、活性領域７１の周囲を略矩形状に囲む。エミッタ電極８は、活性領域７１のほぼ全体に配置されている。符号１３は、ゲートパッドである。
活性領域７１とエッジ終端領域７２との境界は、半導体基板２０のおもて面に平行にトレンチ４が延在する第１方向Ｘにおいて最も外側（半導体基板２０の端部側）に配置されたｎ+型エミッタ領域３の外側端部であり、半導体基板２０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにおいて最も外側に配置されたトレンチ４の中心である。
活性領域７１には、実施の形態１にかかる半導体装置１０（図１参照）と同様にＩＧＢＴの単位セルが配置されている。エッジ終端領域７２には、例えばｐ型ウェル領域（第２導電型ウェル領域）８１、ＦＬＲ８２、フィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）８４、チャネルストッパー領域８３およびチャネルストッパー電極８５等の耐圧構造が配置される。
エッジ終端領域７２においても、活性領域７１と同様にｎ-型出発基板２１に水素ドナーが導入されており、ｎ-型出発基板２１の総ｎ型不純物濃度がｎ-型エピタキシャル層２２のｎ型不純物濃度と略同じになっている。これによって、ｎ-型出発基板２１の抵抗率は、ｎ-型ドリフト領域１の狙いの抵抗率まで大きくなっている。
ｐ型ウェル領域８１、ＦＬＲ８２およびチャネルストッパー領域８３は、ｎ-型エピタキシャル層２２の内部において、半導体基板２０のおもて面（ｎ-型エピタキシャル層２２側の主面）の表面領域に互いに離れて設けられている。ｐ型ウェル領域８１、ＦＬＲ８２およびチャネルストッパー領域８３は、半導体基板２０のおもて面に露出されている。
ｐ型ウェル領域８１は、エッジ終端領域７２に設けられ、活性領域７１の周囲を囲む。ｐ型ウェル領域８１は、第２方向Ｙに最も外側のトレンチ４まで延在し、トレンチ４の外側の側壁に露出されている。ｐ型ウェル領域８１は、最も外側のトレンチ４の外側の側壁から底面にわたって露出されていてもよい。
ｐ型ウェル領域８１の深さは、ｐ型ベース領域２の深さ以上である。ｐ型ウェル領域８１の深さは、例えばトレンチ４の深さよりも深くてもよい。ｐ型ウェル領域８１の深さはｎ-型エピタキシャル層２２の厚さ未満であり、ｐ型ウェル領域８１のコレクタ側端部はｎ-型エピタキシャル層２２の内で終端している（図２５）。チャネルストッパー領域８３の導電型はｐ型およびｎ型のいずれでもよい。
または、ｐ型ウェル領域（第２導電型ウェル領域）８１’の深さはｎ-型エピタキシャル層２２の厚さ以上であってもよい（図２６）。この場合、ｐ型ウェル領域８１’のコレクタ側端部は、ｎ-型出発基板２１内で終端している。ｐ型ウェル領域８１’にプロトンが導入されていてもよく、ｐ型ウェル領域８１’内にプロトン飛程位置１１があってもよい。
または、ｐ型ウェル領域９１の深さがｎ-型エピタキシャル層２２の厚さ未満である場合、ｐ型ウェル領域９１の深さとＦＬＲ９２の深さとがほぼ同じであってもよい（図２７）。ｐ型ウェル領域８１’，９１は、最も外側のトレンチゲート（最も外側のトレンチ４、ゲート絶縁膜５およびゲート電極６）の全体を囲んでいてもよい。
図２６に示す実施の形態３にかかる半導体装置は、ｐ型ウェル領域８１’の深さが異なること以外は図２５に示す実施の形態３にかかる半導体装置と同じ構成を有する。図２７に示す実施の形態３にかかる半導体装置は、ｐ型ウェル領域９１およびＦＬＲ９２の構成以外は図２６に示す実施の形態３にかかる半導体装置と同じ構成を有する。
ｐ型ウェル領域８１’，９１が最も外側のトレンチゲートの全体を囲む場合、活性領域７１とエッジ終端領域７２との境界は、第１方向Ｘにおいて最も外側に配置されたｎ+型エミッタ領域３の外側端部であり、第２方向Ｙにおいて最も外側のトレンチ４の１つ内側（半導体基板２０の中央側）のトレンチ４の中心である。
ＦＬＲ８２，９２は、ｐ型ウェル領域８１，８１’，９１よりも外側に、ｐ型ウェル領域８１，８１’，９１と離れて配置されたｐ型領域である。ＦＬＲ８２，９２は、ｐ型ウェル領域８１，８１’，９１の周囲を囲む同心円状に互いに離れて複数配置されている。ＦＬＲ８２，９２の深さは、例えばｐ型ベース領域２の深さと略同じであってもよい。深さが略同じとは、プロセスばらつきの許容誤差（例えば２０％未満）を含む範囲で略同じ深さであることを意味する。
チャネルストッパー領域８３は、ＦＬＲ８２，９２よりも外側に、ＦＬＲ８２，９２と離れて配置されたｎ型領域であり、最も外側のＦＬＲ８２，９２の周囲を環状に囲む。チャネルストッパー領域８３は、半導体基板２０の端部に露出されている。チャネルストッパー領域８３の深さは、例えばｐ型ベース領域２の深さと略同じであってもよい。
エッジ終端領域７２において半導体基板２０のおもて面は、活性領域７１から延在する層間絶縁膜７で覆われている。エッジ終端領域７２の層間絶縁膜７には、ｐ型ウェル領域８１，８１’，９１、複数のＦＬＲ８２，９２およびチャネルストッパー領域８３をそれぞれ露出する複数のコンタクトホール７ａが設けられている。
エッジ終端領域７２の層間絶縁膜７上には、活性領域７１からエミッタ電極８が延在している。エミッタ電極８は、深さ方向Ｚに層間絶縁膜７を介してｐ型ウェル領域８１，８１’，９１に対向し、コンタクトホール７ａを介してｐ型ウェル領域８１，８１’ ，９１に電気的に接続されている。エミッタ電極８の端部は、ｐ型ウェル領域８１，８１’ ，９１の外側の端部よりも内側で終端している。
また、エッジ終端領域７２の層間絶縁膜７上には、エミッタ電極８よりも外側に、エミッタ電極８と離れて、ＦＬＲ８２，９２と同数のＦＰ８４が設けられている。複数のＦＰ８４は、それぞれ深さ方向Ｚに層間絶縁膜７を介して異なるＦＬＲ８２，９２に対向し、深さ方向Ｚに対向するＦＬＲ８２，９２にコンタクトホール７ａを介して電気的に接続されている。
また、エッジ終端領域７２の層間絶縁膜７上には、最も外側のＦＰ８４よりも外側に、ＦＰ８４と離れて、チャネルストッパー電極８５が設けられている。チャネルストッパー電極８５は、深さ方向Ｚに層間絶縁膜７を介してチャネルストッパー領域８３に対向し、コンタクトホール７ａを介してチャネルストッパー領域８３に電気的に接続されている。
上述したエッジ終端領域７２の構成は、実施の形態２にかかる半導体装置１０’，６０（図２２，２３参照）にも適用可能である。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、活性領域のｎ-型ドリフト領域の構成をエッジ終端領域まで延在させた場合においても、実施の形態１と同様の素子特性を維持することができる。活性領域とエッジ終端領域とでｎ-型ドリフト領域の構成を変更する必要がないため、製造工程を簡略化することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、リンドープのｎ-型のＭＣＺインゴットに代えて、低ドーズ量でボロン等のｐ型不純物ドーパントを導入したｐ-型のＭＣＺインゴットや、ノンドープのＭＣＺインゴットを用いてもよい。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ-型ドリフト領域
２ ｐ型ベース領域
３ ｎ+型エミッタ領域
３' ｎ+型ソース領域
４ トレンチ
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
７ａ コンタクトホール
８ エミッタ電極
８' ソース電極
９ ｐ+型コレクタ領域
９' ｎ+型ドレイン領域
１０，１０'，６０ 半導体装置
１１ プロトン飛程位置
１２ コレクタ電極
１２' ドレイン電極
２０ 半導体基板
２１ ｎ-型出発基板
２２ ｎ-型エピタキシャル層
３０ 水素ドナー導入部
３１ ｎ-型出発基板のｎ型不純物ドーパントのｎ型不純物濃度分布
３２ ｎ-型エピタキシャル層のｎ型不純物濃度分布
３３，３３ａ，３３ｂ，３３ｃ，３３ｄ 水素ドナー導入部の総ｎ型不純物濃度分布
３４ 水素ドナー未導入部
４０ ＭＣＺインゴット
４０' ＭＣＺウエハ
４１ ＭＣＺインゴットの、ＭＣＺウエハの抵抗率の規格内の部分
４２ ＭＣＺインゴットの、ＭＣＺウエハの抵抗率の規格外の部分
５１ エッチング用マスク
５２ 第３イオン注入
５３ プロトン注入
６２ ｐ型アノード領域
６３ ｐ+型アノードコンタクト領域
６４ アノード電極
６５ ｎ+型カソード領域
６６ カソード電極
７１ 活性領域
７２ エッジ終端領域
８１，８１'，９１ ｐ型ウェル領域
８２，９２ ＦＬＲ
８３ チャネルストッパー領域
８４ ＦＰ
８５ チャネルストッパー電極
ｄ１ 水素ドナー未導入部の深さ方向の幅（厚さ）
ｄ２ トレンチの底面からプロトン飛程位置までの距離
ｄ３ ｎ-型エピタキシャル層の、ｎ-型出発基板とｐ型ベース領域とに挟まれた部分の厚さ
ｔ１ ＭＣＺウエハの厚さ
ｔ２ ｎ-型エピタキシャル層の厚さ
ｔ３ トレンチの深さ
Ｘ 半導体基板の主面に平行にトレンチが延在する第１方向
Ｙ 半導体基板の主面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

Claims (8)

  1. 水素ドナーが導入された第１導電型基板と、前記第１導電型基板の上に設けられた第１導電型エピタキシャル層と、を有し、前記第１導電型エピタキシャル層の、前記第１導電型基板との接触面に対して反対側の露出面を第１主面とし、前記第１導電型基板の、前記第１導電型エピタキシャル層との接触面に対して反対側の露出面を第２主面とする半導体基板と、
    前記半導体基板の前記第１主面から所定深さに達し、前記第１導電型エピタキシャル層の内部で終端するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記半導体基板の前記第１主面の表面領域に設けられ、前記トレンチの側壁に露出された第２導電型の第１半導体領域と、
    前記半導体基板の前記第２主面の表面領域に設けられた第２半導体領域と、
    前記第１半導体領域に電気的に接続された第１電極と、
    前記第２半導体領域に電気的に接続された第２電極と、
    を備え、
    前記第２主面から前記半導体基板に前記水素ドナーが導入された水素ドナー導入部の水素ドナー濃度が最大となる第１深さ位置は、前記トレンチの底面から前記第２主面側に前記トレンチの深さの２倍以上の距離で離れた深さ位置にあり、
    前記第１導電型基板の第１導電型不純物ドーパントの不純物濃度は、前記第１導電型エピタキシャル層の第１導電型不純物ドーパントの不純物濃度よりも低く、
    前記第１導電型基板の第１導電型不純物ドーパントおよび前記水素ドナーの総不純物濃度は、前記第１導電型エピタキシャル層の第１導電型不純物ドーパントの不純物濃度との抵抗率の違いが２０％未満であることを特徴とする半導体装置。
  2. 前記水素ドナー導入部は、前記第１導電型基板から前記第１導電型エピタキシャル層にまたがって設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記水素ドナー導入部は、前記第１導電型エピタキシャル層と離れて設けられ、
    前記第１導電型基板の総不純物濃度分布は、前記第１深さ位置から前記半導体基板の両主面側へそれぞれ向かうにしたがって減少するガウス分布であり、かつ前記第１深さ位置から前記半導体基板を前記第２主面側に向かうにしたがって減少して第２深さ位置で所定の不純物濃度となり、前記第２深さ位置から前記半導体基板を前記第２主面側へ向かって一様な不純物濃度分布または所定傾斜で緩やかに減少する不純物濃度分布となっており、
    前記水素ドナー導入部の前記第１主面側の末端から前記第１導電型エピタキシャル層の前記第２主面側の末端までの距離は、前記ガウス分布の半値全幅以下、または、前記第１導電型エピタキシャル層の厚さの半分以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ゲート電極が設けられた活性領域と、
    前記活性領域の周囲を囲む終端領域と、
    前記終端領域に設けられ、前記活性領域の周囲を囲み、最も外側の前記トレンチの外側の側壁に露出された第２導電型ウェル領域と、
    をさらに備え、
    前記第２導電型ウェル領域は、前記半導体基板の前記第１主面から前記第１導電型基板の内部に達することを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 前記水素ドナー導入部は、前記第２導電型ウェル領域にまたがって設けられていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１導電型基板は、磁場印加型チョクラルスキー法によるインゴットから切り出されたシリコン基板であることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
  7. 磁場印加型チョクラルスキー法によるインゴットから切り出された第１導電型基板の上に、前記第１導電型基板よりも第１導電型不純物ドーパントの不純物濃度の高い第１導電型エピタキシャル層を堆積する第１工程と、
    前記第１導電型エピタキシャル層の露出面から所定深さに達し、前記第１導電型エピタキシャル層の内部で終端するトレンチを形成する第２工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第３工程と、
    イオン注入により、前記第１導電型エピタキシャル層の露出面の表面領域に、前記トレンチの側壁に露出する第２導電型の第１半導体領域を形成する第４工程と、
    前記第１半導体領域に電気的に接続された第１電極を形成する第５工程と、
    イオン注入により、前記第１導電型基板の露出面の表面領域に第２半導体領域を形成する第６工程と、
    前記第１導電型基板の露出面からプロトンを注入することで前記第１導電型基板の内部に結晶欠陥を生じさせる第７工程と、
    熱処理により前記結晶欠陥をドナー化して、前記第１導電型基板に水素ドナーを導入する第８工程と、
    前記第２半導体領域に電気的に接続された第２電極を形成する第９工程と、
    を含み、
    前記第７工程では、前記トレンチの底面から前記第１導電型基板の注入面側に前記トレンチの深さの２倍以上の距離で離れた深さ位置を、水素ドナー濃度が最大となるプロトンの飛程の深さ位置とし、
    前記第８工程では、前記第１導電型基板の第１導電型不純物ドーパントおよび前記水素ドナーの総不純物濃度を、前記第１導電型エピタキシャル層の第１導電型不純物ドーパントの不純物濃度との抵抗率の違いを２０％未満にすることを特徴とする半導体装置の製造方法。
  8. 前記第７工程では、前記深さ位置を、前記第１導電型基板と前記第１導電型エピタキシャル層との界面、または前記第１導電型エピタキシャル層の内部とすることを特徴とする請求項７に記載の半導体装置の製造方法。
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